KR100267764B1 - Out buffer circuit - Google Patents

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Abstract

PURPOSE: A circuit of buffering an output is provided to reduce power consumption by preventing a direct current(DC) path from being formed. CONSTITUTION: An input portion(31) comprises a NAND gate(32) and a NOR gate(34). The NAND gate(32) receives ODE and DOUT signals. The NOR gate(34) receives inverted OED and DOUT signals from a first invertor(33). The gate of a first PMOS(36) is connected to the NAND gate(32); the source thereof is coupled to a driving voltage; and the drain thereof is connected to a load capacitor grounded and an I/O port to serve a pull-up function. The gate of a first NMOS(37) is connected to the NOR gate(34); the source thereof is coupled to a ground; and the drain thereof is connected to the load capacitor and the I/O port to serve a pull-down function. An output driving unit(35) comprises the first PMOS(36) and the first NMOS(37). A precharging unit(38) pre-charges the I/O port with specific voltage.

Description

출력 버퍼 회로Output buffer circuit

본 발명은 출력 버퍼 회로에 관한 것으로, 특히 전력 소모를 감소시키는 출력 버퍼 회로에 관한 것이다.The present invention relates to an output buffer circuit, and more particularly to an output buffer circuit for reducing power consumption.

도 1은 종래의 출력 버퍼 회로를 나타낸 회로도이고, 도 2는 종래의 출력 버퍼 회로 각 부의 클럭도이다.Fig. 1 is a circuit diagram showing a conventional output buffer circuit, and Fig. 2 is a clock diagram of each part of the conventional output buffer circuit.

종래의 출력 버퍼 회로는 도 1에서와 같이, ODE(Out Data Enable)와 DOUT(Data Out)를 입력받는 NAND게이트(12)와 인버터(Inverter)(13)에 의해 반전된 ODE와 DOUT를 입력받는 NOR게이트(14)로 구성된 입력부(11), 상기 NAND게이트(12)에 게이트가 연결되고 소오스는 구동전압(VCC)에 연결되며 드레인은 접지된 로드(Load)커패시터와 입출력부에 연결되어 풀-업(Pull-up)역할을 하는 제 1 PMOS(16), 상기 NOR게이트(14)에 게이트가 연결되고 소오스는 접지단자(VSS)에 연결되며 드레인은 상기 제 1 PMOS(16)와 같이, 접지된 로드 커패시터와 입출력부에 연결되어 풀-다운(Pull-down)역할을 하는 제 1 NMOS(17)로 구성된 출력구동부(15)와, 상기 입출력부를 특정전압으로 프리차아징(Precharging)하기 위한 프리차아징부(18)로 구성된다.The conventional output buffer circuit receives the inverted ODE and DOUT by the NAND gate 12 and the inverter 13 receiving the Out Data Enable (ODE) and the DOUT (Data Out), as shown in FIG. An input unit 11 composed of a NOR gate 14, a gate is connected to the NAND gate 12, a source is connected to a driving voltage V CC , and a drain is connected to a grounded load capacitor and an input / output unit, A first PMOS 16, which acts as a pull-up, a gate is connected to the NOR gate 14, a source is connected to a ground terminal V SS , and a drain is connected to the first PMOS 16. Precharging the output driver 15 including a grounded load capacitor and a first NMOS 17 connected to the input / output part and performing a pull-down role, and pre-charging the input / output part to a specific voltage. It is composed of a precharging portion 18 for.

여기서, 상기 프리차아징부(18)는 구동전압에 소오스가 연결되고 상기 입출력부에 게이트가 연결된 제 2 PMOS(19), 상기 입출력부에 드레인이 연결되고 상기 제 2 PMOS(19)의 드레인에 소오스가 연결되며 클럭신호(21)에 게이트가 연결된 제 2 NMOS(20), 상기 클럭신호(21)에 게이트가 연결되고 상기 제 2 NMOS(20)와 같이 상기 입출력부에 드레인이 연결된 제 3 NMOS(22)와, 상기 제 3 NMOS(22)의 소오스에 드레인이 연결되고 상기 입출력부에 상기 제 2 PMOS(19)와 같이 공통으로 게이트가 연결되며 접지단자에 소오스가 연결된 제 4 NMOS(23)로 구성된다.Here, the precharging unit 18 has a source connected to a driving voltage and a gate connected to the input / output unit, a drain connected to the input / output unit, and a source connected to the drain of the second PMOS 19. A second NMOS 20 having a gate connected to the clock signal 21, a gate connected to the clock signal 21, and a third NMOS having a drain connected to the input / output unit like the second NMOS 20. 22) and a fourth NMOS 23 having a drain connected to a source of the third NMOS 22, a gate connected to the input / output unit in common with the second PMOS 19, and a source connected to a ground terminal. It is composed.

상기와 같이 구성된 종래의 출력 버퍼 회로의 동작은 다음과 같다.The operation of the conventional output buffer circuit configured as described above is as follows.

상기 ODE가 로우(Low)이면 상기 NAND게이트(12)의 출력이 하이(High)가 되고 상기 NOR게이트(14)의 출력이 로우가 되어 상기 제 1 PMOS(16)와 제 1 NMOS(17)가 턴-오프(Turn-off)가 되므로 트라이-스테이트(tri-state)가 된다.When the ODE is low, the output of the NAND gate 12 becomes high and the output of the NOR gate 14 becomes low, so that the first PMOS 16 and the first NMOS 17 become low. Turn-off (Turn-off) is a tri-state (tri-state).

그리고, 상기 트라이-스테이트에서 상기 ODE가 하이가 되기 전에 즉 센스 앰프(Sense amp.)에서 센싱(Senseing)이 끝나기 전에 상기 클럭신호(21)가 로우에서 하이가 되어 상기 프리차아징부(18)를 구동하여 상기 입출력부를 특정레벨(Level)로 프리차아징 시킨다.In addition, the clock signal 21 becomes high from the low level before the ODE becomes high in the tri-state, that is, before sensing is completed in a sense amp. Drive to precharge the input / output unit to a specific level.

이때, 상기 프리차아징부의 동작은 상기 입출력부의 값이 상기 특정레벨보다 크면 상기 제 2 PMOS(19)보다 제 4 NMOS(23)를 더 많이 턴-온(Turn-on)시켜 그 값을 내리므로 그 값이 상기 특정레벨과 같게 된다.In this case, when the value of the input / output unit is greater than the specific level, the precharging unit turns on the fourth NMOS 23 more than the second PMOS 19 to lower the value. The value is equal to the specific level.

그 반대로, 상기 입출력부의 값이 상기 특정레벨보다 작으면 상기 제 4 NMOS(23)보다 제 2 PMOS(19)를 더 많이 턴-온시켜 그 값을 올리므로 그 값이 상기 특정레벨과 같게 된다.On the contrary, if the value of the input / output unit is smaller than the specific level, the value is equal to the specific level because the second PMOS 19 is turned on more than the fourth NMOS 23 to increase the value.

그리고, 상기 입출력의 프리차아징시에 도 2에서와 같이, 상기 프리차아징부(18)의 모든 모스 제 2 PMOS(19), 2 NMOS(20), 제 3 NMOS(22)와, 제 4 NMOS(23)가 턴-온되므로 직류 경로가 형성된다.In the precharging of the input / output, as shown in FIG. 2, all of the Morse second PMOS 19, the 2 NMOS 20, the third NMOS 22, and the fourth NMOS of the precharging unit 18. Since 23 is turned on, a direct current path is formed.

여기서, 상기 입출력부를 특정레벨로 프리차아징하는 이유는 입출력부의 스윙(Swing)폭을 줄여 억세스(Access) 시간 및 잡음을 감소시키기 위한 것이다.The reason for precharging the input / output unit to a specific level is to reduce an access time and noise by reducing a swing width of the input / output unit.

이어, 상기 입출력부를 특정레벨로 프리차아징한 상태에서 상기 센스 앰프의 센싱 끝 신호가 출력 버퍼에 전달되면 상기 클럭신호(21)가 하이에서 로우로 그리고 상기 ODE를 로우에서 하이로 변화시켜 출력데이터를 전달하므로 그 출력 데이터에 따라 상기 제 1 PMOS(16)와 제 1 NMOS(17)를 통해 상기 입출력부를 구동전압레벨로 올리거나 접지단자레벨로 내린다.Subsequently, when the sensing end signal of the sense amplifier is transmitted to an output buffer while the input / output unit is precharged to a specific level, the clock signal 21 changes from high to low and the ODE from low to high to output data. Therefore, according to the output data, the input / output unit is raised to the driving voltage level or the ground terminal level through the first PMOS 16 and the first NMOS 17.

그러나 종래의 출력 버퍼 회로는 입출력부의 프리차아징시에 직류 경로가 형성되므로 전력 소모가 증가하고 또한 전력이 소모되므로 프리차아징부의 클럭신호의 폭이 작아져 짧은 시간안에 입출력부를 특정레벨로 프리차아징시켜야 하기 때문에 프리차아징부에서 큰 사이즈(Size)의 모스가 요구되어 저전력 소모를 요하는 고속화 메모리에 용이하지 못한다는 문제점이 있었다.However, in the conventional output buffer circuit, since a DC path is formed during precharging of the input / output unit, power consumption is increased and power is consumed. Therefore, the width of the clock signal of the precharging unit is reduced, and the input / output unit is precharged to a specific level in a short time. Since the precharging part requires a large size of Morse, it is not easy to speed up a memory that requires low power consumption.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 두 개의 클럭인버터를 포함하여 프리차아징부를 구성하므로 프리차아징시 직류 경로 형성을 방지하여 전력 소모를 감소시키는 출력 버퍼 회로를 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above-mentioned problem. Thus, since the precharging part includes two clock inverters, an object of the present invention is to provide an output buffer circuit which prevents DC path formation during precharging and reduces power consumption. have.

도 1은 종래의 출력 버퍼 회로를 나타낸 회로도1 is a circuit diagram showing a conventional output buffer circuit

도 2는 종래의 출력 버퍼 회로 각 부의 클럭도2 is a clock diagram of each part of a conventional output buffer circuit.

도 3은 본 발명의 실시예에 따른 출력 버퍼 회로를 나타낸 회로도3 is a circuit diagram illustrating an output buffer circuit according to an exemplary embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 출력 버퍼 회로의 클럭 인버터를 나타낸 회로도4 is a circuit diagram illustrating a clock inverter of an output buffer circuit according to an exemplary embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 출력 버퍼 회로 각 부의 클럭도5 is a clock diagram of each part of an output buffer circuit according to an exemplary embodiment of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

31: 입력부 32: NAND게이트31: input unit 32: NAND gate

33: 제 1 인버터 34: NOR게이트33: first inverter 34: NOR gate

35: 출력구동부 36: 제 1 PMOS35: output driver 36: first PMOS

37: 제 1 NMOS 38: 프리차아징부37: first NMOS 38: precharging unit

39: 제 2 PMOS 40: 제 2 인버터39: second PMOS 40: second inverter

41: 클럭신호 42: 제 2 NMOS41: clock signal 42: second NMOS

43: 제 3 PMOS 44: 제 3 NMOS43: third PMOS 44: third NMOS

45: 제 1 클럭인버터 46: 제 2 클럭인버터45: first clock inverter 46: second clock inverter

47: 제 3 인버터 48: 제 4 PMOS47: third inverter 48: fourth PMOS

49: 제 5 PMOS 50: 제 4 NMOS49: fifth PMOS 50: fourth NMOS

51: 제 5 NMOS51: fifth NMOS

본 발명의 출력 버퍼 회로는 ODE와 DOUT를 입력받는 NAND게이트 그리고 DOUT와 반전된 ODE를 입력받는 NOR게이트로 구성된 입력부, 상기 NAND게이트와 NOR게이트에 각각 게이트가 연결되고 소오스는 각각 구동전압과 접지단자에 연결되며 드레인은 입출력부에 공통으로 연결된 제 1 PMOS와 제 1 NMOS로 구성된 출력구동부와, 모스들을 부분적으로 턴-온시키는 스위칭용 두 개의 클럭 인버터를 포함하여 구성되며 상기 입출력부를 특정레벨로 프리차아징하기 위한 프리차아징부를 포함하여 구성됨을 특징으로 한다.The output buffer circuit according to the present invention comprises an input unit consisting of a NAND gate receiving ODE and DOUT and a NOR gate receiving DOUT and an inverted ODE. And an output driver including a first PMOS and a first NMOS connected to the input / output part, and two clock inverters for partially turning on the MOSs. Characterized in that it comprises a precharging for charging.

상기와 같은 본 발명에 따른 출력 버퍼 회로의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of the output buffer circuit according to the present invention as follows.

도 3은 본 발명의 실시예에 따른 출력 버퍼 회로를 나타낸 회로도이고, 도 4는 본 발명의 실시예에 따른 출력 버퍼 회로의 클럭 인버터를 나타낸 회로도이며, 도 5는 본 발명의 실시예에 따른 출력 버퍼 회로 각 부의 클럭도이다.3 is a circuit diagram showing an output buffer circuit according to an embodiment of the present invention, Figure 4 is a circuit diagram showing a clock inverter of the output buffer circuit according to an embodiment of the present invention, Figure 5 is an output according to an embodiment of the present invention This is a clock diagram of each part of the buffer circuit.

본 발명의 실시예에 따른 출력 버퍼 회로는 도 3에서와 같이, ODE와 DOUT를 입력받는 NAND게이트(32)와 제 1 인버터(33)에 의해 반전된 ODE와 DOUT를 입력받는 NOR게이트(34)로 구성된 입력부(31), 상기 NAND게이트(32)에 게이트가 연결되고 소오스는 구동전압에 연결되며 드레인은 접지된 로드 커패시터와 입출력부에 연결되어 풀-업 역할을 하는 제 1 PMOS(36), 상기 NOR게이트(34)에 게이트가 연결되고 소오스는 접지단자에 연결되며 드레인은 상기 제 1 PMOS(36)와 같이, 접지된 커패시터와 입출력부에 연결되어 풀-다운 역할을 하는 제 1 NMOS(37)로 구성된 출력구동부(35)와, 상기 입출력부를 특정전압으로 프리차아징(Precharging)하기 위한 프리차아징부(38)로 구성된다.In the output buffer circuit according to the embodiment of the present invention, as shown in FIG. 3, the NOR gate 34 receiving the ODE and DOUT inverted by the NAND gate 32 and the first inverter 33 receiving the ODE and DOUT is input. A first PMOS (36) having a pull-up role connected to an input unit (31), a gate connected to the NAND gate (32), a source connected to a driving voltage, and a drain connected to a grounded load capacitor and an input / output unit; A first NMOS 37 having a gate connected to the NOR gate 34, a source connected to a ground terminal, and a drain connected to a grounded capacitor and an input / output unit such as the first PMOS 36 serves as a pull-down function. And an output driver 35 composed of the ") and a precharging portion 38 for precharging the input / output unit with a specific voltage.

여기서, 상기 프리차아징부(38)는 구동전압에 소오스가 연결되고 제 2 인버터(40)에 의해 반전된 클럭신호(41)에 게이트가 연결된 제 2 PMOS(39), 상기 입출력부에 드레인이 연결되고 상기 제 2 PMOS(39)의 드레인에 소오스가 연결된 제 2 NMOS(42), 상기 제 2 NMOS(42)와 같이 상기 입출력부에 드레인이 연결된 제 3 PMOS(43), 상기 제 3 PMOS(43)의 소오스에 드레인이 연결되고 상기 클럭신호(41)에 게이트가 연결되며 접지단자에 소오스가 연결된 제 3 NMOS(44), 상기 제 2 NMOS(42)의 게이트에 출력단자가 연결되고 상기 입출력부, 제 1 PMOS(36)의 드레인과, 제 1 NMOS(37)의 드레인에 입력단자가 연결되며 상기 클럭신호(41)와 제 3 NMOS(44)의 게이트에 클럭단자가 연결되어 스위칭역할을 하는 제 1 클럭인버터(45)와, 상기 제 3 PMOS(43)의 게이트에 출력단자가 연결되고 상기 입출력부, 제 1 PMOS(36)의 드레인과, 제 1 NMOS(37)의 드레인에 입력단자가 연결되며 상기 제 1 클럭인버터(45)와 같이 클럭신호(41)와 제 3 NMOS(44)의 게이트에 클럭단자가 연결되어 스위칭역할을 하는 제 2 클럭인버터(46)로 구성된다.Here, the precharging unit 38 has a source connected to a driving voltage and a second PMOS 39 having a gate connected to the clock signal 41 inverted by the second inverter 40, and a drain connected to the input / output unit. And a third PMOS 43 and a third PMOS 43 having a drain connected to an input / output unit like the second NMOS 42 and a source connected to a drain of the second PMOS 39. A drain is connected to a source of the source, a gate is connected to the clock signal 41, and an output terminal is connected to a gate of the second NMOS 42 and a source connected to the ground terminal. An input terminal is connected to a drain of the first PMOS 36 and a drain of the first NMOS 37 and a clock terminal is connected to a gate of the clock signal 41 and the third NMOS 44 to perform a switching role. An output terminal is connected to a first clock inverter 45 and a gate of the third PMOS 43, and the input / output unit and the first PMOS 3 are connected to each other. The input terminal is connected to the drain of 6) and the drain of the first NMOS 37, and the clock terminal is connected to the gate of the clock signal 41 and the third NMOS 44 like the first clock inverter 45. The second clock inverter 46 plays a switching role.

상기 제 1 클럭인버터(45)는 도 4에서와 같이, 구동전압에 소오스가 연결되고 제 3 인버터(47)에 의해 반전된 클럭단자의 클럭에 게이트가 연결된 제 4 PMOS(48), 상기 제 4 PMOS(48)의 드레인에 소오스가 연결되고 출력단자에 드레인이 연결되며 입력단자에 게이트가 연결된 제 5 PMOS(49), 상기 제 5 PMOS(49)와 같이 상기 출력단자에 드레인이 그리고 상기 입력단자에 게이트가 연결된 제 4 NMOS(50)와, 상기 제 4 NMOS(50)의 소오스에 드레인이 연결되고 상기 클럭단자의 클럭에 게이트가 연결되며 접지단자에 소오스가 연결된 제 5 NMOS(51)로 구성된다.As shown in FIG. 4, the first clock inverter 45 has a source connected to a driving voltage and a fourth PMOS 48 and a fourth gate connected to a clock of a clock terminal inverted by the third inverter 47. A source is connected to a drain of the PMOS 48, a drain is connected to an output terminal, and a gate is connected to an input terminal, and a drain is connected to the output terminal like the fifth PMOS 49. A fourth NMOS 50 having a gate connected to it, a fifth NMOS 51 having a drain connected to a source of the fourth NMOS 50, a gate connected to a clock of the clock terminal, and a source connected to a ground terminal thereof do.

상기 제 2 클럭인버터(46)도 제 1 클럭인버터(45)와 같은 구조로 구성된다.The second clock inverter 46 also has the same structure as the first clock inverter 45.

상기와 같이 구성된 종래의 출력 버퍼 회로의 동작은 다음과 같다.The operation of the conventional output buffer circuit configured as described above is as follows.

상기 ODE가 로우이면 상기 NAND게이트(32)의 출력이 하이가 되고 상기 NOR게이트(34)의 출력이 로우가 되어 상기 제 1 PMOS(36)와 제 1 NMOS(37)가 턴-오프가 되므로 트라이-스테이트가 된다.If the ODE is low, the output of the NAND gate 32 is high and the output of the NOR gate 34 is low, so that the first PMOS 36 and the first NMOS 37 are turned off. It becomes a state.

그리고, 상기 트라이-스테이트에서 상기 ODE가 하이가 되기 전에 즉 센스 앰프에서 센싱이 끝나기 전에 상기 클럭신호(41)가 로우에서 하이가 되어 상기 프리차아징부(38)를 구동하여 상기 입출력부를 특정레벨로 프리차아징시킨다.In addition, the clock signal 41 goes from high to low before the ODE becomes high in the tri-state, that is, before sensing is sensed in the sense amplifier, thereby driving the precharging unit 38 to a specific level. Precharge.

이때, 상기 프리차아징부의 동작은 상기 입출력부의 값이 상기 특정레벨보다 크면 상기 제 1, 제 2 클럭인버터(45,46)의 입력단자에 하이신호가 입력되고 상기 제 1, 제 2 클럭인버터(45,46)는 로우신호를 상기 제 2 NMOS(42)와 제 3 PMOS(43)에 출력한다.In this case, in the operation of the precharging unit, when a value of the input / output unit is greater than the specific level, a high signal is input to the input terminals of the first and second clock inverters 45 and 46 and the first and second clock inverters ( 45 and 46 output a low signal to the second NMOS 42 and the third PMOS 43.

그 결과, 상기 제 2 NMOS(42)는 턴-오프되고 제 3 PMOS(43)는 턴-온되어 상기 입출력부의 값을 내리므로 그 값이 상기 특정레벨과 같게 된다.As a result, since the second NMOS 42 is turned off and the third PMOS 43 is turned on to lower the value of the input / output unit, the value becomes equal to the specific level.

그 반대로, 상기 입출력부의 값이 상기 특정레벨보다 작으면 상기 입출력부의 값이 클때의 동작과 반대가 되므로 제 2 NMOS(42)를 턴-온시켜 그 값을 올리므로 그 값이 상기 특정레벨과 같게 된다.On the contrary, if the value of the input / output unit is smaller than the specific level, the operation is reversed when the value of the input / output unit is large. Therefore, the second NMOS 42 is turned on to increase the value, so that the value is equal to the specific level. do.

이때, 상기 입출력부의 값이 특정레벨과 동일할 때 상기 프리차아징부(38)의 동작이 중단되어야 하므로 즉 상기 제 2 NMOS(42)와 제 3 PMOS(43)가 턴-오프 되도록 상기 제 1 클럭인버터(45)의 문턱전압을 특정레벨보다 낮게 설계하고, 상기 제 2 클럭인버터(46)의 문턱전압을 특정레벨보다 높게 설계한다.In this case, when the value of the input / output unit is equal to a specific level, the operation of the precharging unit 38 should be stopped, that is, the first clock such that the second NMOS 42 and the third PMOS 43 are turned off. The threshold voltage of the inverter 45 is designed to be lower than the specific level, and the threshold voltage of the second clock inverter 46 is designed to be higher than the specific level.

그리고, 상기 입출력의 프리차아징시에 도 5에서와 같이, 상기 프리차아징부(38)의 모스가 부분적으로 즉 제 2 PMOS(39)와 제 2 NMOS(42)가 완전히 턴-온되거나 제 3 PMOS(43)와, 제 3 NMOS(44)가 완전히 턴-온되므로 직류 경로가 형성되지 않는다.In the precharging of the input / output, as shown in FIG. 5, the Morse of the precharging part 38 is partially turned on, that is, the second PMOS 39 and the second NMOS 42 are completely turned on or the third is turned on. Since the PMOS 43 and the third NMOS 44 are completely turned on, no direct current path is formed.

이어, 상기 입출력부를 특정레벨로 프리차아징한 상태에서 상기 센스 앰프의 센싱 끝 신호가 출력 버퍼에 전달되면 상기 클럭신호(41)가 하이에서 로우로 그리고 상기 ODE를 로우에서 하이로 변화시켜 출력데이터를 전달하므로 그 출력 데이터에 따라 상기 제 1 PMOS(36)와 제 1 NMOS(37)를 통해 상기 입출력부를 구동전압레벨로 올리거나 접지단자레벨로 내린다.Subsequently, when the sensing end signal of the sense amplifier is transferred to an output buffer while the input / output unit is precharged to a specific level, the clock signal 41 changes from high to low and the ODE from low to high to output data. Therefore, according to the output data, the input / output unit is raised to the driving voltage level or the ground terminal level through the first PMOS 36 and the first NMOS 37.

본 발명의 출력 버퍼 회로는 모든 모스가 턴-온되지 않고 부분적으로 완전히 턴-온되도록 스위칭 역할을 하는 두 개의 클럭인버터를 포함하여 프리차아징부를 구성하므로, 입출력부의 프리차아징시에 직류 경로 형성이 방지되어 전력 소모를 감소되고 또한 전력 소모가 감소되므로 프리차아징부의 클럭신호의 폭을 충분히 넓게 할 수 있어 프리차아징부에서 큰 사이즈의 모스가 요구되지 않으므로 저전력 소모를 요하는 고속화 메모리에 용이하다는 효과가 있다.The output buffer circuit of the present invention comprises a precharging unit including two clock inverters that switch so that all of the Morse is not turned on but partially turned on, so that a DC path is formed during precharging of the input / output unit. This prevents the power consumption and reduces the power consumption, thereby widening the width of the clock signal of the precharging unit, so that a large size of MOS is not required in the precharging unit. It works.

Claims (4)

ODE와 DOUT를 입력받는 NAND게이트 그리고 DOUT와 반전된 ODE를 입력받는 NOR게이트로 구성된 입력부;An input unit comprising a NAND gate receiving ODE and DOUT and a NOR gate receiving DOUT and an inverted ODE; 상기 NAND게이트와 NOR게이트에 각각 게이트가 연결되고 소오스는 각각 구동전압과 접지단자에 연결되며 드레인은 입출력부에 공통으로 연결된 제 1 PMOS와 제 1 NMOS로 구성된 출력구동부;An output driver comprising a first PMOS and a first NMOS, each of which has a gate connected to the NAND gate and a NOR gate, a source connected to a driving voltage and a ground terminal, respectively, and a drain of which is commonly connected to an input / output unit; 모스들을 부분적으로 턴-온시키는 스위칭용 두 개의 클럭 인버터를 포함하여 구성되며 상기 입출력부를 특정레벨로 프리차아징하기 위한 프리차아징부를 포함하여 구성됨을 특징으로 하는 출력 버퍼 회로.And two clock inverters for switching to partially turn on the Morse, and a precharging unit for precharging the input / output unit to a specific level. 제 1 항에 있어서,The method of claim 1, 상기 프리차아징부는 구동전압에 소오스가 연결되고 인버터에 의해 반전된 클럭신호에 게이트가 연결된 제 2 PMOS, 상기 입출력부에 드레인이 연결되고 상기 제 2 PMOS의 드레인에 소오스가 연결된 제 2 NMOS, 상기 제 2 NMOS와 같이 상기 입출력부에 드레인이 연결된 제 3 PMOS, 상기 제 3 PMOS의 소오스에 드레인이 연결되고 상기 클럭신호에 게이트가 연결되며 접지단자에 소오스가 연결된 제 3 NMOS, 상기 제 2 NMOS의 게이트에 출력단자가 연결되고 상기 입출력부, 제 1 PMOS의 드레인과, 제 1 NMOS의 드레인에 입력단자가 연결되며 상기 클럭신호와 제 3 NMOS의 게이트에 클럭단자가 연결되어 스위칭역할을 하는 제 1 클럭인버터와, 상기 제 3 PMOS의 게이트에 출력단자가 연결되고 상기 입출력부, 제 1 PMOS의 드레인과, 제 1 NMOS의 드레인에 입력단자가 연결되며 상기 제 1 클럭인버터와 같이 클럭신호와 제 3 NMOS의 게이트에 클럭단자가 연결되어 스위칭역할을 하는 제 2 클럭인버터로 구성됨을 특징으로 하는 출력 버퍼 회로.The precharging part includes a second PMOS having a source connected to a driving voltage and a gate connected to a clock signal inverted by an inverter, a second NMOS having a drain connected to the input / output part and a source connected to the drain of the second PMOS; Like the second NMOS, a third PMOS having a drain connected to the input / output unit, a third NMOS having a drain connected to a source of the third PMOS, a gate connected to the clock signal, and a source connected to a ground terminal, A first clock having an output terminal connected to a gate, an input terminal connected to the input / output unit, a drain of the first PMOS, and a drain of the first NMOS, and a clock terminal connected to the clock signal and the gate of the third NMOS to perform a switching role. An output terminal is connected to an inverter, a gate of the third PMOS, an input terminal is connected to a drain of the input / output unit, a drain of the first PMOS, and a drain of the first NMOS. It is a clock terminal connected to the gate of the clock signal 3 and the NMOS inverter as an output buffer circuit, characterized by consisting of a second clock inverter of the switching roles. 제 2 항에 있어서,The method of claim 2, 상기 제 1 클럭인버터의 문턱전압을 특정레벨보다 낮게 설계하고, 상기 제 2 클럭인버터의 문턱전압을 특정레벨보다 높게 설계함을 특징으로 하는 출력 버퍼 회로.And design a threshold voltage of the first clock inverter lower than a specific level and design a threshold voltage of the second clock inverter higher than a specific level. 제 1 항에 있어서,The method of claim 1, 상기 클럭인버터는 상기 구동전압에 소오스가 연결되고 제 2 인버터에 의해 반전된 클럭단자의 클럭에 게이트가 연결된 제 4 PMOS, 상기 제 4 PMOS의 드레인에 소오스가 연결되고 출력단자에 드레인이 연결되며 입력단자에 게이트가 연결된 제 5 PMOS, 상기 제 5 PMOS와 같이 상기 출력단자에 드레인이 그리고 상기 입력단자에 게이트가 연결된 제 4 NMOS와, 상기 제 4 NMOS의 소오스에 드레인이 연결되고 상기 클럭단자의 클럭에 게이트가 연결되며 접지단자에 소오스가 연결된 제 5 NMOS로 구성됨을 특징으로 하는 출력 버퍼 회로.The clock inverter includes a fourth PMOS having a source connected to the driving voltage and a gate connected to a clock of a clock terminal inverted by a second inverter, a source connected to a drain of the fourth PMOS, and a drain connected to an output terminal. A fifth PMOS having a gate connected to a terminal, a fourth NMOS having a drain connected to the output terminal and a drain connected to a source of the fourth NMOS, and a drain connected to a source of the fourth NMOS And a fifth NMOS having a gate connected to the gate and a source connected to the ground terminal.
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* Cited by examiner, † Cited by third party
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