JP2697024B2 - Output circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力回路に関し、特に半導体メモリやマイク
ロコンピュータに内蔵されるCMOS出力回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output circuit, and more particularly to a CMOS output circuit built in a semiconductor memory or a microcomputer.
従来、この種の出力回路は、第３図に示すような回路
構成を取るものが一般的である。ここでINV1,2はインバ
ータ回路,NOは２入力NOR回路,NAは２入力NAND回路，M1
は出力駆動用Ｐ型トランジスタ，M2は出力駆動用Ｎ型ト
ランジスタである。また▲▼はデータ入力端
子,Oiは出力端子であり、この２つは逆相となる。但
し、ｉはビット構成数を示す。さらにOC、▲▼は互
いに逆相の第１、第２の出力制御信号端子であり、出力
状態の制御を行なう。例えばOC＝“H",▲▼＝Ｌを
入力すると、Oiに出力信号が現われ、逆に▲▼＝
“L",OC＝“H"を入力すると、Oiはハイ・インピーダン
ス状態になる。Conventionally, this type of output circuit generally has a circuit configuration as shown in FIG. Here, INV1 and INV2 are inverter circuits, NO is a two-input NOR circuit, NA is a two-input NAND circuit, and M 1
The P-type transistor for the output drive, M 2 is an N-type transistor output driver. ▲ ▼ is a data input terminal, Oi is an output terminal, and these two have opposite phases. Here, i indicates the number of bits. OC and ▲ ▼ are first and second output control signal terminals having phases opposite to each other, and control the output state. For example, when inputting OC = “H”, ▲ ▼ = L, an output signal appears on Oi, and ▲ ▼ =
When “L” and OC = “H” are input, Oi enters a high impedance state.
上述した従来の出力回路では、出力駆動用Ｎ型トラン
ジスタが急速にオン状態になると、出力負荷容量を放電
する電流変化とGND配線のインダクタンスにより、GND電
位が揺れ、その結果、IC内部の誤動作を生ずるという欠
点を有する。In the conventional output circuit described above, when the N-type transistor for output driving rapidly turns on, the GND potential fluctuates due to the current change discharging the output load capacitance and the inductance of the GND wiring, and as a result, malfunctions inside the IC may occur. Has the disadvantage of occurring.
本発明の目的は出力駆動用Ｎ型トランジスタのゲート
入力信号を制御し、電流の時間的変化を小さく抑えるこ
とができる出力回路を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide an output circuit that controls a gate input signal of an output driving N-type transistor and can suppress a temporal change in current.
本発明の出力回路は、出力端子と電源電位端間に接続
されるＰ型トランジスタと、前記出力端子と基準電位端
間に接続される第１のＮ型トランジスタと、データ入力
信号を入力とする第１のインバータ回路と、前記第１の
インバータ回路の出力信号及び第１の出力制御信号を入
力としその出力を前記Ｐ型トランジスタのゲートに供給
する２入力NAND回路と、前記データ入力信号を入力とす
る第２のインバータ回路と、前記第２のインバータ回路
の出力と前記第１の出力制御信号と逆相の第２の出力制
御信号を入力とする２入力NOR回路と、前記NOR回路の出
力端と前記第１のＮ型トランジスタのゲート間に挿入し
て伝達ゲートと、前記出力端子の電位レベルを検出して
前記電位レベルの高及び低に応じて前記伝達ゲートのコ
ンダクタンスをそれぞれ小及び大に制御する制御回路と
を有し、それによって前記第１のＮ型トランジスタがオ
フからオンへ遷移した後の電流の時間的変化を抑制した
というものである。An output circuit according to the present invention has a P-type transistor connected between an output terminal and a power supply potential terminal, a first N-type transistor connected between the output terminal and a reference potential terminal, and a data input signal. A first inverter circuit, a two-input NAND circuit which receives an output signal of the first inverter circuit and a first output control signal and supplies the output to the gate of the P-type transistor, and receives the data input signal A two-input NOR circuit that receives an output of the second inverter circuit, a second output control signal having a phase opposite to that of the first output control signal, and an output of the NOR circuit. The potential level of the transmission gate inserted between the terminal and the gate of the first N-type transistor and the potential level of the output terminal are detected to change the conductance of the transmission gate according to the high and low potential levels, respectively. A small and large control circuit, which suppresses a temporal change in current after the first N-type transistor transitions from off to on.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例の回路図である。 FIG. 1 is a circuit diagram of a first embodiment of the present invention.
▲▼はデータ入力端子、Oiは出力端子であ
り、それぞれ逆相となる。M1，M2はそれぞれ、出力駆動
用Ｐ型,N型トランジスタでありそのゲート入力信号をC,
Eとする。M3はディプレッション型トランジスタ（伝達
ゲート）でありそのドレイン・ソースをそれぞれD,Eと
し、ゲート入力信号をＦとする。INV1,2はインバータ回
路、INV3はゲート制御回路としてのインバータ回路、NA
は２入力NAND回路、NOは２入力NOR回路であり、INV1の
入力信号は▲▼であり、出力信号をＡとす
る。INV2の入力は▲▼であり出力信号をＢと
する。NAの入力信号は第１の出力制御信号OCとA,出力信
号はC,NOの入力信号は第２の出力制御信号▲▼とB,
出力信号はＤに接続,INV3の入力は出力信号Oi,出力は、
ｎチャネルディプレッション型MOSトランジスタM3のゲ
ートＦに接続している。▲ ▼ indicates a data input terminal and Oi indicates an output terminal, which have opposite phases. M 1 and M 2 are P-type and N-type transistors for output drive, respectively.
E. M3 is a depletion type transistor (transmission gate) whose drain and source are D and E, respectively, and whose gate input signal is F. INV1 and 2 are inverter circuits, INV3 is an inverter circuit as a gate control circuit, NA
Is a two-input NAND circuit, NO is a two-input NOR circuit, the input signal of INV1 is ▼, and the output signal is A. The input of INV2 is ▲ ▼ and the output signal is B. The input signal of NA is the first output control signal OC and A, the output signal is C, and the input signal of NO is the second output control signal ▲ ▼ and B,
The output signal is connected to D, the input of INV3 is the output signal Oi, and the output is
connected to the gate F of n-channel depletion type MOS transistor M 3.
第４図に、動作タイミングを示す。 FIG. 4 shows the operation timing.
第４図（ｂ）に示すように、▲▼が“L"→
“H"に変化する場合、最初出力Oiは“H"レベルであるか
ら、Ｆは“L"レベルとなり、ＥはＦ−（M3のしきい電
圧）まで上昇し、M2がオンしはじめOiは減少しはじめ
る。この領域ではM2のgmは小さく、電流変化を抑制でき
る。Oiがさらに減少すると、INV3がOiの減少を検知し、
Ｆに“H"レベルの信号を出す。これによってＥもフルス
イングして“H"レベルとなり、M2はgm大の領域で動作
し、Oiの減少を加速する。以上のようにすることによ
り、M2の急激なスイッチング（オン→オフ）を抑制しM2
はオンしてしばらくは、低利得領域（gm小）で動作し、
その後出力レベルのフィードバックをうけて高利得領域
へと移行し、急激な電流の変化を抑制することが可能で
ある。As shown in FIG. 4 (b), ▲ ▼ changes from “L” →
If changes to "H", the from the first output Oi is "H" level, F is "L" level and the, E is increased to F- (threshold voltage of M 3), M 2 is turned on initially Oi begins to decrease. Small gm of M 2 in this region, can be suppressed current change. When Oi further decreases, INV3 detects the decrease in Oi,
An "H" level signal is output to F. This also becomes full swing to "H" level E, M 2 operates in gm-sized region, to accelerate the reduction of Oi. By doing as described above, to suppress the abrupt switching (ON → OFF) of M 2 M 2
For a while, it operates in the low gain area (small gm)
Thereafter, the output level is fed back to the high gain region with feedback, and a rapid change in current can be suppressed.
第２図は本発明の第２の実施例の回路図である。 FIG. 2 is a circuit diagram of a second embodiment of the present invention.
この実施例は、電源電位端にソースを接続しゲートに
第２の出力制御信号▲▼を印加したＰ型トランジス
タM5と、M5のドレインに接続したソースと出力信号端子
Oiに接続したゲートを有するＰ型トランジスタM4と、M4
のドレインとGND端間に挿入した抵抗Ｒとで伝達ゲーム
の制御回路を構成している。▲▼が“H"のとき、こ
のゲート制御回路は確実にオフとなり、第１の実施例よ
り消費電力が少なくできる利点がある。This embodiment includes a P-type transistor M 5 was applied to the second output control signal ▲ ▼ to connect the source gate to the power supply potential terminal, the source and the output signal terminal connected to the drain of M 5
A P-type transistor M 4 having its gate connected to Oi, M 4
And a resistor R inserted between the GND terminal and the GND terminal constitute a control circuit of the transfer game. When ▼ is “H”, this gate control circuit is surely turned off, and there is an advantage that power consumption can be reduced as compared with the first embodiment.
以上説明したように本発明は、出力回路に伝達ゲート
とそのコンダクタンスを制御するゲート信号制御回路と
を付加することにより、電流の時間的変化を抑制し、GN
D電位の揺れを小さくし、IC内部の誤動作を防止する効
果を有する。As described above, the present invention suppresses a temporal change in current by adding a transmission gate and a gate signal control circuit for controlling the conductance to the output circuit, thereby reducing the GN.
It has the effect of reducing fluctuations in the D potential and preventing malfunctions inside the IC.
第１図は本発明の第１の実施例の回路図、第２図は第２
の実施例の回路図、第３図は従来例の回路図、第４図
（ａ）は従来例の入出力波形図、第４図（ｂ）は実施例
の入出力波形図、第４図（ｃ）は従来例及び実施例の電
流波形図である。 ▲▼……入力端子、Oi……出力端子、OC……
第１の出力制御信号、▲▼……第２の出力制御信
号、M1……出力駆動用Ｐ型トランジスタ、M2……出力駆
動用型トランジスタ、M3……ディプレッション型トラン
ジスタ（伝達ゲート）、M4・M5……Ｐ型トランジスタ、
Ｒ……抵抗、INV1〜３……インバータ回路、NA……２入
力NAND回路、NO……２入力NOR回路。FIG. 1 is a circuit diagram of a first embodiment of the present invention, and FIG.
FIG. 3 is a circuit diagram of a conventional example, FIG. 4 (a) is an input / output waveform diagram of the conventional example, FIG. 4 (b) is an input / output waveform diagram of the embodiment, FIG. (C) is a current waveform diagram of a conventional example and an example. ▲ ▼… Input terminal, Oi… Output terminal, OC ……
First output control signal, ▲ ▼ Second output control signal, M 1 Output drive P-type transistor, M 2 Output drive type transistor, M 3 Depletion type transistor (transmission gate) , M 4 · M 5 ... P-type transistor,
R: resistance, INV1 to INV3: inverter circuit, NA: two-input NAND circuit, NO: two-input NOR circuit.
Claims (3)
トランジスタと、前記出力端子と基準電位端間に接続さ
れる第１のＮ型トランジスタと、データ入力信号を入力
とする第１のインバータ回路と、前記第１のインバータ
回路の出力信号及び第１の出力制御信号を入力としその
出力を前記Ｐ型トランジスタのゲートに供給する２入力
NAND回路と、前記データ入力信号を入力とする第２のイ
ンバータ回路と、前記第２のインバータ回路の出力と前
記第１の出力制御信号と逆相の第２の出力制御信号を入
力とする２入力NOR回路と、前記NOR回路の出力端と前記
第１のＮ型トランジスタのゲート間に挿入した伝達ゲー
トと、前記出力端子の電位レベルを検出して前記電位レ
ベルの高及び低に応じて前記伝達ゲートのコンダクタン
スをそれぞれ小及び大に制御する制御回路とを有し、そ
れによって前記第１のＮ型トランジスタがオフからオン
へ遷移した後の電流の時間的変化を抑制したことを特徴
とする出力回路。1. A P-type transistor connected between an output terminal and a power supply potential terminal, a first N-type transistor connected between the output terminal and a reference potential terminal, and a first input receiving a data input signal. And two inputs which receive the output signal of the first inverter circuit and the first output control signal and supply the output to the gate of the P-type transistor
A NAND circuit, a second inverter circuit receiving the data input signal, and a second output control signal having an output opposite to that of the output of the second inverter circuit and the first output control signal. An input NOR circuit, a transmission gate inserted between an output terminal of the NOR circuit and a gate of the first N-type transistor, and detecting a potential level of the output terminal to detect the potential level of the output terminal according to the high and low of the potential level. A control circuit for controlling the conductance of the transmission gate to be small and large, respectively, thereby suppressing a temporal change in current after the first N-type transistor transitions from off to on. Output circuit.
型MOSトランジスタであり、制御回路が第３のインバー
タである請求項１記載の出力回路。2. The output circuit according to claim 1, wherein the transmission gate is an n-channel depletion type MOS transistor, and the control circuit is a third inverter.
MOSトランジスタであり、制御回路が、電源電位端にソ
ースを接続しゲートに第２の出力制御信号を印加したＰ
型トランジスタと、前記Ｐ型トランジスタのドレインに
せつぞくしたソース及び出力信号端子に接続したゲート
を有するＰ型トランジスタと、前記Ｐ型トランジスタの
ドレインと基準電位端の間に挿入した抵抗とを有してな
る請求項１記載の出力回路。3. A transmission gate n-channel depletion type
A MOS transistor, wherein the control circuit connects the source to the power supply potential terminal and applies a second output control signal to the gate;
A P-type transistor having a source connected to the drain of the P-type transistor and a gate connected to an output signal terminal; and a resistor inserted between the drain of the P-type transistor and a reference potential terminal. The output circuit according to claim 1, wherein the output circuit comprises:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289434A JP2697024B2 (en) | 1988-11-15 | 1988-11-15 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289434A JP2697024B2 (en) | 1988-11-15 | 1988-11-15 | Output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02223222A JPH02223222A (en) | 1990-09-05 |
| JP2697024B2 true JP2697024B2 (en) | 1998-01-14 |
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ID=17743199
Family Applications (1)
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| JP63289434A Expired - Lifetime JP2697024B2 (en) | 1988-11-15 | 1988-11-15 | Output circuit |
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| JP (1) | JP2697024B2 (en) |
Families Citing this family (1)
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| US5319252A (en) * | 1992-11-05 | 1994-06-07 | Xilinx, Inc. | Load programmable output buffer |
Family Cites Families (2)
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|---|---|---|---|---|
| JPH061900B2 (en) * | 1986-07-31 | 1994-01-05 | 日本電気株式会社 | Semiconductor circuit |
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-
1988
- 1988-11-15 JP JP63289434A patent/JP2697024B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02223222A (en) | 1990-09-05 |
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