KR100267277B1 - Cell boundary discrimination apparatus using crc calculation - Google Patents

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Abstract

PURPOSE: A device for discriminating a cell boundary of a communication system is provided to discriminate a cell boundary in a physical layer of ATM(Asynchronous Transfer Mode) transmission based on a cell with use of a CRC(Cyclic Redundancy Check) calculation . CONSTITUTION: A CRC(Cyclic Redundancy Check) calculation unit calculates a CRC value for the first to fourth byte of a received cell header. A data storage buffers the fifth byte of the received cell header. A comparison unit compares the synchronization of output values of the CRC calculation unit and the data storage, to output a synchronizing signal. The data storage has 40 registers. And the comparison unit compares the synchronization of 6-bit output value in 8-bit output value outputted from the CRC calculation unit with 8-bit output value of the CRC calculation unit.

Description

통신시스템의 셀 경계 식별 장치(THE CELL BOUNDARY DISCRIMINATION APPARTUS IN COMMUNICATION SYSTEM)THE CELL BOUNDARY DISCRIMINATION APPARTUS IN COMMUNICATION SYSTEM

본 발명은 셀경계식별장치에 관한 것으로서, 더 상세하게는 비동기전송모드(Asynchronous Transfer Mode; 이하, ATM이라 칭함) 물리계층에서 CRC(Cyclic Reduncy Check; 이하, CRC라 칭함)계산을 이용하여 셀데이터의 시작점을 식별하도록 한 통신시스템의 셀 경계 식별 장치에 관한 것이다.The present invention relates to a cell boundary identification device, and more particularly, to cell data using a CRC (Cyclic Reduncy Check) calculation in the asynchronous transfer mode (hereinafter, referred to as ATM) physical layer. An apparatus for identifying a cell boundary of a communication system for identifying a starting point of a communication system.

일반적으로, ATM 물리계층에서는 53바이트의 정형화된 셀데이터가 송수신되는데, 이중에서 5바이트가 헤더가 되고, 실제데이터는 48바이트가 된다. 이러한 내용을 포함하여 보다 상세히 설명하면 다음과 같다.In general, 53 bytes of standardized cell data are transmitted and received in the ATM physical layer, of which 5 bytes are headers and actual data is 48 bytes. In more detail, including these contents are as follows.

도 1은 일반적인 통신시스템으로부터 수신된 샘플값을 나타낸 블록도로서, SDH(Synchronous Digital Hierarchy)기반으로 하는 ATM물리계층에서의 송신동작은 먼저, 도 1(b)에 도시된 바와같이 처음 4바이트에 대한 CRC계산값을 5번째 HEC영역에 삽입함으로써 5바이트의 셀 헤더(D)가 이루어지고, 이후에 48바이트의 페이로드(E)가 첨가되어 총 53바이트의 하나의 셀(S)을 이룸으로써 이러한 연속된 셀이 송신된다.FIG. 1 is a block diagram showing a sample value received from a general communication system. In the ATM physical layer based on SDH (Synchronous Digital Hierarchy), a transmission operation is first performed in the first 4 bytes as shown in FIG. By inserting the CRC calculation value for the fifth HEC region, a 5-byte cell header (D) is formed, and then a 48-byte payload (E) is added to form one cell (S) of 53 bytes in total. This continuous cell is transmitted.

이에대한 수신동작은 전송로를 통해 수신부로 입력된 데이터의 5바이트를 셀헤더로 가정하고, 그 셀 헤더에 대한 신드롬(syndrome)을 계산하여 그 값이 0일 때 그 때 셀 헤더의 경계를 찾는 것이다.Receiving operation assumes 5 bytes of data inputted to the receiver through the transmission line as the cell header, calculates the syndrome for the cell header, and finds the boundary of the cell header when the value is 0. will be.

이때, 신드롬이 "0"이 아닌 경우 셀 헤더의 처음이 아니라고 판단하여 그 다음비트부터 다시 상기 과정을 반복하게 된다.At this time, when the syndrome is not "0", it is determined that the cell header is not the first, and the above process is repeated from the next bit.

그러나 이와같은 종래 기술에 있어서는, 셀을 기반으로 하는 ATM물리계층에서는 셀 경계식별을 위해 상기한 바와같이 수신된 데이터의 5바이트의 신드롬을 계산하기 때문에 셀 헤더 경계식별을 할 수 없다.However, in the conventional technology, the cell header boundary identification cannot be performed because the cell-based ATM physical layer calculates the 5-byte syndrome of the received data as described above for cell boundary identification.

그 이유는 셀을 기반으로 하는 ATM의 경우 데이터의 혼화방식으로 분산표본혼화(Distributed Sample Scramble)방식을 채택하는데 이때는 송신시 셀 헤더의 5번째 바이트의 상위 2비트에 도 1의 (A)에 도시된 바와같이 샘플값(Ut-211, Ut+1)이라는 정보가 실려와 신드롬 계산이 불가능하기 때문이다.The reason for this is that cell-based ATM adopts the Distributed Sample Scramble method as a data mixing method, in which the upper two bits of the fifth byte of the cell header are shown in FIG. This is because the information of the sample value (U t-211 , Ut +1 ) is loaded and the syndrome cannot be calculated.

본 발명은 이와같은 종래의 문제점을 해결하기 위하여 안출한 것으로, 본 발명의 목적은, 셀을 기반으로 하는 ATM전송의 물리계층에서 셀의 경계 식별 구현에 관한 문제를 해소할 수 있는 씨알씨(CRC)계산을 이용한 셀 경계 식별 장치를 제공하는데 있다.The present invention has been made to solve such a conventional problem, and an object of the present invention is to solve the problem of cell boundary identification implementation in the physical layer of cell-based ATM transmission (CRC) The present invention provides a cell boundary identification device using a calculation.

이와같은 본 발명의 목적은, 수신된 데이터의 4바이트를 셀 헤더라 가정하여 CRC계산을 하고 그 뒤의 5번째 바이트와 비교할 때 샘플값이 포함된 상위 2비트는 한 비트라도 같지 않으면 다음 비트부터 4바이트를 셀 헤더로 가정하는 과정을 반복하는 수단에 의하여 달성될 수 있다.The object of the present invention is to calculate the CRC by assuming that 4 bytes of the received data are the cell headers, and to compare with the 5th byte afterwards, if the upper 2 bits including the sample value are not equal to one bit, from the next bit. By means of repeating the process of assuming four bytes as the cell header.

제 1도는 종래의 통신시스템의 송신단으로부터 수신된 샘플값을 나타낸 블록도.1 is a block diagram showing a sample value received from a transmitting end of a conventional communication system.

제 2도는 본 발명에 따른 셀식별장치의 구성을 나타낸 블록도.2 is a block diagram showing the configuration of a cell identification device according to the present invention.

제 3도는 제 2도에 도시된 CRC 계산부의 세부구성을 나타낸 블록도.3 is a block diagram showing the detailed configuration of the CRC calculation unit shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 셀 헤더 11 : CRC계산부10: cell header 11: CRC calculation unit

12 : 데이터저장부 13 : 하위6비트 비교부12: data storage unit 13: lower 6 bit comparison unit

EX1-EX3 : 익스클러시브 오아게이트 MUX : 멀티플렉서EX1-EX3: Exclusive Oagate MUX: Multiplexer

A1 : 앤드게이트 r0-r7 : 레지스터A1: AND gate r0-r7: register

이하, 본 발명의 실시예를 첨부된 도면을 참고로 하여 상세히 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 셀 식별장치의 구성을 나타낸 블록도로서, 셀 헤더(10)의 첫 번째 4바이트에 대한 CRC값을 계산하는 CRC계산부(11)와, 40개의 레지스터로 이루어져 버퍼역할을 하는 데이터 저장부(12)와, 상기 CRC 계산부(11)의 CRC계산값과 데이터저장부(12)의 HEC출력을 비교하여 동기여부신호를 출력하는 하위 6비트 비교부(13)로 구성된다.FIG. 2 is a block diagram showing the configuration of a cell identification device according to the present invention, which is composed of a CRC calculation unit 11 for calculating a CRC value for the first 4 bytes of the cell header 10 and a buffer of 40 registers. And a lower 6-bit comparison unit 13 for comparing the CRC calculation value of the CRC calculation unit 11 with the HEC output of the data storage unit 12 and outputting a synchronization signal. do.

도 3은 상기 도 2의 CRC계산부(11)의 상세회로도로, 입력되는 두 신호를 논리곱시키는 앤드게이트(A1)와, 상기 앤드게이트(A1)의 출력과 레지스터(r0)의 출력을 배타적 논리합시키는 제1익스클러시브 오아게이트(EX1)와, 상기 앤드게이트(A1)의 출력과 제1레지스터(r1)의 출력을 배타적 논리합시키는 제2익스클러시브(A1)의 출력과 제1레지스터(r1)의 출력을 배타적 논리합시키는 제2익스클러시브 오아게이트(EX2)와, 상기 제2익스클러시브 오아게이트(EX2)의 출력을 순차적으로 일시 저장하여 제3익스클러시브오아게이트(EX3)와 멀티플렉서(M1)로 출력과 HEC디코더(10)에 수신된 데이타를 멀티플렉싱시켜 PRBS생성부(30)로 출력시키는 멀티플렉서(M1)로 구성된다.FIG. 3 is a detailed circuit diagram of the CRC calculation unit 11 of FIG. 2, and exclusively an AND gate A1 that logically multiplies two input signals, an output of the AND gate A1, and an output of the register r0. The first exclusive oragate EX1 for ORing, the output of the second exclusive A1 for exclusively ORing the output of the AND gate A1, and the output of the first register r1, and the first register ( a second exclusive oracle EX2 for exclusively ORing the output of r1) and an output of the second exclusive oragate EX2 are sequentially temporarily stored to sequentially store the output of the second exclusive oragate EX3 The multiplexer M1 outputs the multiplexer M1 and the data received by the HEC decoder 10 to multiplex the output to the PRBS generation unit 30.

이와같이 구성된 본 발명은 수신부에서 처음 4바이트를 CRC계산부(11)에서 읽어들여 CRC계산후 8비트의 출력을 내보내고, 데이터저장부(12)에서는 5번째 바이트가 저장되어 있다가 CRC계산부(11)의 출력이 나오는 싯점에서 두데이터가 하위6비트 비교부(13)에 이해 비교된다.According to the present invention configured as described above, the first 4 bytes are read by the CRC calculation unit 11 at the reception unit, and 8-bit output is output after the CRC calculation, and the fifth byte is stored in the data storage unit 12, and then the CRC calculation unit 11 At the point where the output of) is obtained, the two data are compared and understood by the lower 6-bit comparison unit 13.

이때, 데이터 저장부(12)에서 나오는 데이터는 상위 2비트가 다른 정보가 실려 있으므로 하위 6비트만 비교한다.At this time, the data from the data storage unit 12 compares only the lower 6 bits because the upper 2 bits contain different information.

만일, 6비트가 같으면 동기가 이루어진 것으로 간주하지만, 한 비트라도 다르면 다음 비트부터 셀헤더라고 가정하고 상기 과정을 반복함으로써 셀 경계식별을 진행시킨다.If 6 bits are the same, synchronization is considered, but if any one bit is different, the cell boundary identification is advanced by assuming the cell header from the next bit and repeating the above process.

도 3은 상기 CRC계산부(11)의 상세회로도로, 셀 헤더의 첫 번째 4바이트에 대한 CRC값을 계산하는 동작으로 생성다항식은 x8+x2+x+1이다.3 is a detailed circuit diagram of the CRC calculator 11, which calculates a CRC value for the first 4 bytes of a cell header. The polynomial is x 8 + x 2 + x + 1.

처음 4바이트 즉 32비트일 때 C는 0으로서 멀티플렉서(M1)의 출력으로 그대로 나오는 동시에 8개의 레지스터(r0-r7)입력으로도 들어가게 된다.When the first 4 bytes, or 32 bits, C is 0, it is output to the output of the multiplexer (M1) as it is and is also input to 8 registers (r0-r7) input.

이때, C는 1로서 앤드게이트(A1)가 게이트역할을 하고 입력이 그대로 들어간다.At this time, C is 1 and AND gate A1 acts as a gate, and input is input as it is.

그러나 33비트이후 8비트인 C는 0으로 됨으로써 레지스터로의 입력은 들어가지 않은 상태에서 레지스터 내부값이 8비트동안 멀티플렉서(M1)출력으로 나온다.However, C, which is 8 bits after 33 bits, becomes 0, and the register internal value is output to the multiplexer (M1) output for 8 bits without input to the register.

이상에서 설명한 바와같은 본 발명은 수신된 데이터의 4바이트를 셀 헤더라 가정하여 CRC계산을 하고 그 뒤의 5번째 바이트와 비교할 때 샘플값이 포함된 상위 2비트는 비교하지 않고 하위 6비트만 비교하여 서로 같으면 동기를 잡은 것으로 간주하고 한비트라도 같지 않으면 다음 비트부터 4바이트를 셀 헤더로 가정함으로써 셀을 기반으로 하는 ATM물리계층의 셀 경계식별 로직에 유용하게 적용할 수 있는 효과가 있다.As described above, in the present invention, assuming that 4 bytes of received data is a cell header, CRC calculation is performed, and when comparing with the fifth byte thereafter, only the lower 6 bits are compared, not the upper 2 bits including the sample value. Therefore, if they are equal to each other, they are considered to be synchronized and if one bit is not the same, 4 bytes from the next bit are assumed as cell headers, which can be usefully applied to the cell boundary identification logic of the cell-based ATM physical layer.

Claims (4)

수신된 셀 헤더의 제 1 내지 제 4 바이트에 대한 CRC값을 계산하는 CRC계산 수단과,CRC calculation means for calculating a CRC value for the first to fourth bytes of the received cell header, 수신된 셀 헤더의 제 5 바이트에 대한 버퍼기능을 수행하는 데이터 저장수단과,Data storage means for performing a buffer function on the fifth byte of the received cell header; 상기 CRC 계산수단 및 상기 데이터저장수단의 출력값의 동기여부를 비교해서 동기여부신호를 출력하는 비교수단을 포함하는 것을 특징으로 하는 통신 시스템의 셀경계식별장치.And a comparing means for comparing the output value of the CRC calculating means and the data storing means and outputting a synchronizing signal. 제 1 항에 있어서,The method of claim 1, 상기 데이터저장부는 40개의 레지스터로 이루어진 것을 특징으로 하는 통신 시스템의 셀경계식별장치.The data storage unit cell boundary identification device of a communication system, characterized in that consisting of 40 registers. 제 1 항에 있어서,The method of claim 1, 상기 비교부는 상기 CRC계산부로부터 출력된 8비트출력값 중에서 6비트와, 상기 CRC계산수단의 8비트 출력값의 동기를 비교하는 것을 특징으로 하는 통신시스템의 셀경계식별장치.And the comparing unit compares the synchronization of 6 bits among the 8-bit output values output from the CRC calculating unit with the 8-bit output value of the CRC calculating unit. 제 1 항에 있어서,The method of claim 1, 상기 CRC 계산수단은 입력되는 두 신호를 논리곱시키는 앤드게이트와; 상기 앤드게이트의 출력과 레지스터의 출력을 배타적 논리합시키는 제1익스클러시브 오아게이트와; 상기 앤드게이트의 출력과 제1레지스터의 출력을 배타적 논리합시키는 제2익스클러시브 오아게이트와; 상기 제2익스클러시브 오아게이트의 출력을 순차적으로 일시 저장하여 제3익스크루시브 오아게이트와 멀티플렉서로 출력시키는 저장 수단과; 상기 저장수단의 출력과 HEC디코더에 수신된 데이타를 멀티플렉싱시켜 PRBS생성부로 출력시키는 멀티플렉서를 포함하여 구성된 것을 특징으로 하는 통신 시스템의 셀 경계 식별 장치.The CRC calculating means comprises: an AND gate for ANDing the two input signals; A first exclusive oragate that exclusively ORs the output of the AND gate and the output of a register; A second exclusive oragate configured to exclusively OR the output of the AND gate and the output of the first register; Storage means for temporarily storing the output of the second exclusive oragate sequentially and outputting to the third exclusive oragate and the multiplexer; And a multiplexer for multiplexing the output of the storage means and the data received by the HEC decoder to the PRBS generator.
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