KR19990054261A

KR19990054261A - Header error check decoding method in asynchronous transmission mode

Info

Publication number: KR19990054261A
Application number: KR1019970074066A
Authority: KR
Inventors: 정헌주
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-26
Filing date: 1997-12-26
Publication date: 1999-07-15

Abstract

본 발명은 헤더 5바이트중 샘플값으로인하여 오염된 2비트를 제외한 나머지 6비트만으로 HEC디코딩을 수행할 수 있도록 한 비동기전송모드에서의 헤더 에러 체크 디코딩방법에 관한 것이다.The present invention relates to a header error check decoding method in asynchronous transmission mode in which HEC decoding can be performed using only 6 bits except contaminated 2 bits due to a sample value of 5 bytes of header.

본 발명은 외부로부터 수신데이터를 입력받아 CRC값을 계산하여 샘플 데이터와 CRC 데이터를 출력하는 CRC계산부, CRC계산부로부터 CRC데이터를 입력받아 동기신호에 따른 멀티플렉싱을 수행하는 HEC디코더, CRC계산부로부터의 샘플 데이터와 HEC디코더로부터의 디코디된 데이터를 입력받아 디스크램블드 데이터를 출력하는 디스크램블러, 외부로부터의 수신데이터와 디스크램블러로부터의 데이터를 입력받아 배타적 논리합을 수행하여 HEC디코더의 멀티플렉서로 출력시키는 익스크루시브 오아게이트로 된 것에 있어서,수신된 데이터의 처음 4바이트에 대한 CRC값 1바이트를 산출하고 이중 상위 2비트를 오염된 샘플값대신 삽입하여 6비트만으로 HEC디코딩을 수행하도록 한 것이다.The present invention receives a received data from the outside, calculates the CRC value to calculate the CRC data outputs the sample data and the CRC data, CRC calculator receives the CRC data from the CRC calculator and performs multiplexing according to the synchronization signal, CRC calculator The descrambler receives sample data from the HEC decoder and the decoded data from the HEC decoder, and outputs descrambled data. The descrambler receives the received data from the outside and the data from the descrambler and performs an exclusive OR to the multiplexer of the HEC decoder. Exclusive oragate output, CRC value 1 byte for the first 4 bytes of the received data is calculated and the upper two bits are inserted instead of the dirty sample value to perform HEC decoding with only 6 bits .

Description

Header error check decoding method in asynchronous transmission mode

본 발명은 셀기반방식의 비동기전송모드(ATM)에 관한 것으로, 특히 헤더 5바이트중 샘플값으로인하여 오염된 2비트를 제외한 나머지 6비트만으로 HEC(Header Error Check)디코딩을 수행할 수 있도록 한 비동기전송모드에서의 HEC디코딩방법에 관한 것이다.The present invention relates to a cell-based asynchronous transmission mode (ATM), and particularly, asynchronous to enable HEC (Header Error Check) decoding with only 6 bits except the 2 bits contaminated due to the sample value of the header 5 bytes. The present invention relates to a HEC decoding method in a transmission mode.

일반적으로 셀기반방식의 ATM전송에서는 분산표본혼화 방식이 채택되어 사용되고 있으며 ATM기술에서 혼화처리된 데이터는 HEC인코딩 과정을 거친 후 송출된다.In general, the cell-based ATM transmission adopts a distributed sample hybridization scheme. In the ATM technology, the mixed data is transmitted after the HEC encoding process.

이때,하나의 셀당 5바이트의 헤더중 마지막 바이트의 상위 2비트의 HEC인코딩된 데이터에 2비트의 샘플값을 삽입하여 송출하는데 이샘플값을 가지고 수신측에서 송신과 똑같은 역혼화기능을 수행할 수 있다.At this time, 2 bit sample value is inserted and sent to HEC encoded data of the upper 2 bits of the last byte of 5 byte header per cell. With this sample value, the receiving side can perform the same reverse mixing function as the transmission. have.

종래 SDH(Synchronous Didital Hierarchy)기반으로 하는 ATM물리계층에서의 송신동작은 도 1에 도시된 바와 같이 처음 4바이트에 대한 CRC계산값을 5번째 HEC영역에 삽입함으로써 5바이트의 셀 헤더(D)가 이루어지고, 이후에 48바이트의 페이로드(E)가 첨가되어 총 53바이트(S)인 하나의 셀을 이룸으로써 이러한 연속된 셀이 송신되었다.In the conventional SDH (Synchronous Didital Hierarchy) based ATM physical layer transmission operation, as shown in FIG. 1, the CRC calculation value for the first 4 bytes is inserted into the 5th HEC area so that a 5 byte cell header (D) is generated. This successive cell was then transmitted by adding a 48-byte payload (E) to form one cell totaling 53 bytes (S).

또한, 수신동작은 전송로를 통해 수신부로 입력된 데이터의 5바이트를 셀 헤더로 가정하고, 그 셀 헤더에 대한 신드롬(syndrome)을 계산하여 그 값이 0일 때 그 때 셀 헤더의 경계를 찾았다.In addition, the reception operation assumes 5 bytes of data input to the receiver through the transmission line as the cell header, calculates a syndrome for the cell header, and finds the boundary of the cell header when the value is 0. .

이때, 신드롬이 "0"이 아닌 경우 셀 헤더의 처음이 아니라고 판단하여 그 다음비트부터 다시 상기 과정을 반복하였다.At this time, when the syndrome is not "0", it is determined that the cell header is not the first, and the above process is repeated from the next bit.

그러나, 종래에는 송신측에서 HEC인코딩된 데이터에 오염된 2비트 샘플값이 그대로 삽입되어 송출되기 때문에 수신측에서 HEC디코딩을 하는데 어려움이 있었다.However, in the related art, since the 2-bit sample value contaminated in the HEC-encoded data is inserted and transmitted as it is, the receiver has difficulty in HEC decoding.

본 발명은 이와같은 종래의 문제점을 해결하기 위하여 안출한 것으로, 수신측에서 HEC디코딩시 오염된 2비트를 제외한 나머지 6비트만으로 HEC디코딩을 수행할 수 있도록 한 비동기전송모드에서의 HEC디코딩방법을 제공하는데 있다.The present invention has been made to solve such a conventional problem, and provides a HEC decoding method in an asynchronous transmission mode in which the receiver can perform HEC decoding with only 6 bits except the contaminated 2 bits during HEC decoding. It is.

이와같은 목적을 달성하기 위한 본 발명은 수신된 데이터의 처음 4바이트에 대한 CRC(Cyclic Redundancy Check)값 1바이트를 산출하고 이중 상위 2비트를 오염된 샘플값대신 삽입하여 6비트만으로 HEC디코딩을 수행하도록 한 것에 그 특징이 있다.In order to achieve the above object, the present invention calculates a 1-byte cyclic redundancy check (CRC) value for the first 4 bytes of the received data and inserts the upper 2 bits instead of the dirty sample value to perform HEC decoding with only 6 bits. There is a feature to that.

도 1은 종래 송신단에서 보낸 샘플값을 나타낸 도면1 is a diagram illustrating a sample value sent by a conventional transmitter.

도 2는 본 발명의 비동기전송모드에서의 헤더 에러 체크 디코딩 방법의 구 성도2 is a block diagram of a header error check decoding method in an asynchronous transmission mode of the present invention.

도 3은 본 발명의 CRC계산부의 상세구성도3 is a detailed configuration diagram of the CRC calculation unit of the present invention

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10:CRC계산부 20:HEC디코더10: CRC calculator 20: HEC decoder

30:디스크램블러 40:익스크루시브 오아게이트30: Descrambler 40: Exclusive Oagate

이하, 본 발명의 실시예를 첨부된 도면을 참고로 하여 상세히 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 셀기반 방식의 구성도로, 외부로부터 수신데이터를 입력받아 CRC값을 계산하여 샘플 데이터와 CRC 데이터를 출력하는 CRC계산부(10)와, 상기CRC계산부(10)로부터 CRC데이터를 입력받아 동기신호에 따른 멀티플렉싱을 수행하는 HEC디코더(20)와, 상기 CRC계산부(10)로부터의 샘플 데이터와 HEC디코더(20)로부터의 디코디된 데이터를 입력받아 디스크램블드 데이터를 출력하는 디스크램블러(30)와,상기 외부로부터의 수신데이터와 상기 디스크램블러(30)로부터의 데이터를 입력받아 배타적 논리합을 수행하여 상기 HEC디코더(20)의 멀티플렉서로 출력시키는 익스크루시브 오아게이트(40)로 구성된 것이다.FIG. 2 is a block diagram of a cell-based method of the present invention, which receives a received data from the outside and calculates a CRC value to output sample data and CRC data, and a CRC from the CRC calculator 10. HEC decoder 20 which receives data and performs multiplexing according to a synchronization signal, sample data from CRC calculator 10 and decoded data from HEC decoder 20 to receive descrambled data. The output descrambler 30, and an exclusive ogate for receiving the received data from the outside and the data from the descrambler 30 and performing an exclusive OR to output the descrambler 30 to the multiplexer of the HEC decoder 20. 40).

도 3은 상기 도 2의 CRC계산부(10)의 상세회로도로, 입력되는 두 신호를 논리곱시키는 앤드게이트(A1)와, 상기 앤드게이트(A1)의 출력과 레지스터(r0)의 출력을 배타적 논리합시키는 제1익스쿠르시브 오아게이트(EX1)와, 상기 앤드게이트(A1)의 출력과 제1레지스터(r1)의 출력을 배타적 논리합시키는 제2익스쿠르시브 오아게이트(EX2)와, 상기 제2익스쿠르시브 오아게이트(EX2)의 출력을 순차적으로 일시 저장하여 제3익스크루시브 오아게이트(EX3)와 멀티플렉서(M1)로 출력시키는 저장수단인 제2내지 제7레지스터(r2∼r7)와, 상기 제7레지스터(r7)의 출력과 HEC디코더(10)에 수신된 데이타를 멀티플렉싱시켜 PRBS생성부(30)로 출력시키는 멀티플렉서(M1)로 구성된다.FIG. 3 is a detailed circuit diagram of the CRC calculation unit 10 of FIG. 2, and exclusively an AND gate A1 for logically multiplying two input signals, an output of the AND gate A1, and an output of the register r0. A first exclusive oragate EX1 for performing logical OR, a second exclusive oragate EX2 for exclusively ORing the output of the AND gate A1 and the output of the first register r1, and the second; Second to seventh registers r2 to r7 which are storage means for temporarily storing the output of the exclusive oragate EX2 sequentially and outputting them to the third exclusive oragate EX3 and the multiplexer M1; The multiplexer M1 multiplexes the output of the seventh register r7 and the data received by the HEC decoder 10 and outputs the multiplexed data to the PRBS generator 30.

이와같이 구성된 본 발명은 외부로부터 데이터가 수신되면 CRC계산부(10)에서 CRC 를 계산하여 CRC데이터를 HEC디코더(20)로 출력시킴과 동시에 샘플 데이터를 디스크램블러(30)로 출력시킨다.In the present invention configured as described above, when data is received from the outside, the CRC calculator 10 calculates the CRC, outputs the CRC data to the HEC decoder 20, and simultaneously outputs sample data to the descrambler 30.

따라서,HEC디코더(20)에서는 처음 4바이트에 대한 CRC값 1바이트중 상위 2비트를 오염된 샘플값대신 삽입하여 HEC디코딩을 수행하면 HEC1-HEC6의 6비트만으로 HEC디코딩을 수행하여 디코드된 데이터를 디스크램블러(30)로 출력시킨다.Therefore, in the HEC decoder 20, if the HEC decoding is performed by inserting the upper 2 bits of the CRC value 1 byte for the first 4 bytes instead of the contaminated sample value, the HEC decoding is performed using only 6 bits of the HEC1-HEC6 to decode the decoded data. Output to the descrambler 30.

또한,디스크램블러(30)의 출력은 익스크루시브 오아게이트(40)의 일단에 입력됨과 아울러 외부 수신 데이터가 익스쿠르시브 오아게이트(40)의 타단에 입력되어 배타적 논리합된 후 HEC디코더(20)의 멀티플렉서에 입력되어 멀티플렉싱된다.In addition, the output of the descrambler 30 is input to one end of the exclusive oragate 40 and the external received data is input to the other end of the exclusive oragate 40 to be exclusively ORed, and then the HEC decoder 20 is applied. The multiplexer is input to and multiplexed.

이때, 상기 멀티플렉서에는 동기신호가 입력되어 멀티플렉서가 동작가능하도록 된다.At this time, a synchronization signal is input to the multiplexer so that the multiplexer can operate.

도 3은 상기 CRC계산부(11)의 상세회로도로,셀 헤더의 첫 번째 4바이트에 대한 CRC값을 계산하는 동작으로써 생성다항식은 χ⁸+χ²+χ+1 이다.FIG. 3 is a detailed circuit diagram of the CRC calculator 11, which calculates a CRC value for the first 4 bytes of a cell header. χ ⁸ + χ ² + χ + 1 to be.

처음 4바이트 즉 32비트일 때 C는 0으로서 멀티플렉서(M1)의 출력으로 그대로 나오는 동시에 8개의 레지스터(r0-r7)입력으로도 들어가게 된다.When the first 4 bytes, or 32 bits, C is 0, it is output to the output of the multiplexer (M1) as it is and is also input to 8 registers (r0-r7) input.

이때, C는 1로서 앤드게이트(A1)가 게이트역할을 하고 입력이 그대로 들어간다.At this time, C is 1 and AND gate A1 acts as a gate, and input is input as it is.

그러나 33비트이후 8비트는 C는 0으로 됨으로써 레지스터로의 입력은 들어가지 않은 상태에서 레지스터 내부값이 8비트동안 멀티플렉서(M1)출력으로 나온다.However, after 33 bits, 8 bits become C's 0, and the register internal value is output to the multiplexer (M1) output for 8 bits without input to the register.

이상에서 설명한 바와같은 본 발명은 헤더의 마지막 바이트중 샘플값이 삽입된 2비트를 제외한 6비트만으로 디코딩을 수행함으로써 에러발생없이 디코딩을 수행할 수 있는 효과가 있다.As described above, the present invention has the effect that decoding can be performed without generating an error by performing decoding only 6 bits except 2 bits into which a sample value is inserted among the last byte of the header.

Claims

CRC calculation unit for receiving the received data from the outside to calculate the CRC value and output sample data and CRC data, HEC decoder for receiving the CRC data from the CRC calculator and performing multiplexing according to a synchronization signal, and the CRC calculation A descrambler configured to receive decoded data from a sample data and a HEC decoder from an external unit, and output descrambled data; and receive an exclusive logical sum by receiving the received data from the outside and data from the descrambler. In what consists of the exclusive oragate 40 which outputs to the multiplexer of a HEC decoder,

CRC value 1 byte is calculated for the first 4 bytes of the received data and the upper 2 bits are inserted instead of the contaminated sample value to perform HEC decoding with only 6 bits. HEC) decoding method.