KR100263636B1 - Device and method for fast-controlling dynamic random access memory - Google Patents
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Abstract
Description
본 발명은 고속 DRAM 제어 장치 및 방법(Device and Method for Fast-Controlling Dynamic Random Access Memory)에 관한 것으로, 동작 설정을 위한 별도의 레지스터를 사용치 않고, 외부로부터 데이터 클럭과 리프레쉬 신호를 입력받아 어드레스, DRAM 제어 신호, 및 내부 리프레쉬 신호를 발생시킴으로써 고속의 데이터 액세스를 가능하고, 외부의 액세스 상태 신호를 이용하여 자동으로 해당 타이밍을 설정하며, 연속되는 데이터 각각에 대해 입출력을 제어함으로써 소요되는 저장 매체를 줄일 수 있는 고속 DRAM 제어 장치 및 방법을 제공함에 그 목적이 있다.The present invention relates to a high speed DRAM control device and method (Device and Method for Fast-Controlling Dynamic Random Access Memory), and receives a data clock and a refresh signal from the outside without using a separate register for setting the operation, address, By generating a DRAM control signal and an internal refresh signal, high-speed data access is possible, the corresponding timing is automatically set using an external access state signal, and a storage medium required by controlling input / output for each successive data is selected. It is an object of the present invention to provide a high speed DRAM control apparatus and method that can be reduced.
현재는 정보화의 세계적 추세에 의해 모든 분야에서 정보의 중요성이 더욱 강조되고 있다. 따라서, 전세계적으로 21세기에는 다분야의 다량의 정보를 우선적으로 확보하여 필요시에 이를 이용할 수 있도록 데이터 베이스를 구축하는 것이 필수적인 과제가 되었다. 특히, 이와 같은 다량의 정보를 저장하고, 고속으로 데이터를 사용하기 위해 메모리 장치에 대한 기술이 급진적으로 향상되고 있는 실정이다.At present, the global trend of informatization has emphasized the importance of information in all fields. Therefore, in the 21st century, it is essential to establish a database so that a large amount of information of various fields may be first obtained and used when needed. In particular, in order to store such a large amount of information and use the data at high speed, the technology of the memory device is radically improved.
현재, 정보의 저장 매체로 사용되고 있는 메모리 장치에는 자기 테이프(magnetic tape), 광자기 디스크(optical disk), 디지털 비디오 디스크(digital video disk: DVD), 컴팩트 디스크(compact disk: CD), 램(random access memory: RAM), 롬(read only memory: ROM) 등이 존재하고 있다. 이 중에서, 고속의 데이터 처리를 요구하는 데이터의 경우에는 데이터 저장 방식에 따라 구분되는 DRAM(Dynamic RAM)과 SRAM(Static RAM) 등의 램이 흔히 사용되며, 특히 고밀도의 데이터 저장이 가능하여 데이터 저장 및 독취의 매체로서 DRAM이 가장 많이 사용되고 있다.Currently, memory devices used as information storage media include magnetic tapes, optical disks, digital video disks (DVDs), compact disks (CDs), and random access (RAM). access memory (RAM) and read only memory (ROM). Among these, RAMs such as DRAM (Dynamic RAM) and SRAM (Static RAM), which are classified according to data storage methods, are commonly used for data requiring high-speed data processing. Especially, data storage is possible because of high density data storage. And DRAM is the most used as a medium for reading.
일반적으로 DRAM은 외부의 프로세서를 통해 제어된다. 즉, 메모리의 일정한 위치를 나타내는 메모리 주소(address)를 설정하여 데이터를 저장하고, 원하는 정보를 독취할 경우에도 이에 해당되는 어드레스를 설정함으로써 가능한데, 이 기능들은 모두 외부의 프로세서에서 DRAM 인터페이스를 통해 제어한다.In general, DRAM is controlled by an external processor. That is, it is possible to set a memory address indicating a certain location of the memory to store data and to set a corresponding address even when reading desired information. All of these functions are controlled through the DRAM interface from an external processor. do.
종래의 DRAM 인터페이스 제어 장치의 작용에 대한 이해를 위해, 이하에서는 미국 특허(US5530944)를 빌어 외부 프로세서를 통해 DRAM 인터페이스를 제어하는 을 설명하기로 한다.In order to understand the operation of the conventional DRAM interface control device, the following describes a US patent (US5530944) to control the DRAM interface through an external processor.
종래의 DRAM 인터페이스 제어 장치는 도 1에 도시된 바와 같이, 외부 프로세서로부터 DRAM의 어드레스를 입력받아 DRAM의 어드레스로 출력하고, 제어 인에이블 신호(bank enable)와 고속 상태와 임의 입출력 상태를 나타내는 액세스 상태 신호(page hit)를 출력하는 어드레스 복호부(10)와, 외부 프로세서로부터 프로세서 상태 신호를 입력받아 DRAM에 독취 및 저장을 위한 데이터 입출력 명령 신호를 발생하고, 독취하거나 저장할 데이터의 클럭을 제어하기 위해 버스 사이클을 감지하여 버스 사이클 시작 신호(cycle start)를 출력하는 버스 사이클 제어부(20)와, 외부 프로세서를 통해 DRAM 인터페이스 제어 장치의 동작을 설정하고, 인터페이스 장치의 상태를 프로세서로 전달하는 동작 설정 리지스터부(30)와, 상기 어드레스 복호부(10)로부터 제어 인에이블 신호와 액세스 상태 신호를 입력받고 상기 버스 사이클 제어부(20)로부터 버스 사이클 시작 신호를 입력받고, 상기 동작 설정 리지스터부(30)에 설정된 값을 이용하여 어드레스 제어 신호인 RAS(Row Address Strobe) 신호와 CAS(Column Address Strobe) 신호를 DRAM으로 출력하고, DRAM의 데이터 독취 및 저장 상태를 나타내는 DRAM 상태 신호를 상기 버스 사이클 제어부(20)로 출력하는 DRAM 제어부(40)와, 실제 DRAM에 저장할 데이터나 DRAM으로부터 읽은 데이터를 저장하기 위한 데이터 저장부(50)로 구성된다.As shown in FIG. 1, a conventional DRAM interface controller receives an address of a DRAM from an external processor and outputs the address to a DRAM, and accesses a control enable signal (bank enable) and a fast state and an arbitrary input / output state. An
상기와 같이 구성된 종래의 DRAM 인터페이스 제어 장치에서는 프로세서의 프로그램을 통해 DRAM 인터페이스 제어를 위한 신호의 특성을 조정함으로써 DRAM을 제어한다. 우선, DRAM 인터페이스 제어 장치의 외부에 위치하는 프로세서는 프로그램에 의해 외부 어드레스를 상기 어드레스 복호부(10)에 제공한다. 이를 입력받은 상기 어드레스 복호부(10)에서는 내부 처리 과정을 거쳐 DRAM으로 어드레스를 출력하고, 상기 DRAM 제어부(30)를 인에이블 시키는 제어 인에이블 신호와 고속의 입출력 상태를 위한 액세스 상태 신호를 출력한다. 한편, 외부 프로세서의 상태 신호를 입력받은 상기 버스 사이클 제어부(20)는 프로세서의 버스 사이클을 감지하여 이에 동기된 버스 사이클 시작 신호를 상기 DRAM 제어부(40)에 전달하여 버스 사이클로 사용하게 하며, 상기 DRAM 제어부(40)로부터 DRAM의 독취 혹은 저장의 준비 상태를 입력받아 이를 외부의 프로세서에 출력한다. 이 때, 외부 프로세서의 상태 신호는 DRAM의 어드레스 제어를 위한 신호들의 특성을 포함하며, 여기에는 RAS 펄스의 폭, RAS 펄스의 변환 시간, RAS에서 CAS의 지연 시간, CAS 펄스의 폭, CAS 펄스의 변환 시간 등이 포함되므로, 이를 이용하여 상기 DRAM 제어부(40)에서 어드레스 제어를 위한 신호를 출력한다.In the conventional DRAM interface control device configured as described above, the DRAM is controlled by adjusting a characteristic of a signal for controlling the DRAM interface through a program of a processor. First, a processor located outside the DRAM interface control device provides an external address to the
그러나, 이와 같은 종래의 DRAM 제어 장치에서는 외부 프로세서의 버스 사이클을 감지하여 DRAM의 버스 사이클을 조절해야 하고, 동작을 설정하기 위한 레지스터를 내장하여야 하기 때문에 실제 구현을 위한 회로가 복잡해지는 문제점이 있다. 그리고, 외부의 프로세서로부터 DRAM 어드레스를 공급받아 복잡한 처리 과정을 거쳐서 DRAM에 공급되고 때문에 고속의 데이터 액세스를 위해서는 프로세서로부터 고속으로 어드레스를 공급받아야 하며, DRAM의 타이밍을 외부 프로세서의 프로그램을 통하여 조작하여 데이터를 액세스하므로 액세스 방식을 선택하는 것이 복잡하고, 프로세서 어드레스의 할당 및 시스템 제어용 프로그램이 요구되기 때문에 외부 프로세서의 프로그램이 복잡해지는 등 부담이 가중된다.However, such a conventional DRAM control device has a problem that the circuit for the actual implementation is complicated because it is necessary to adjust the bus cycle of the DRAM by sensing the bus cycle of the external processor, and to incorporate a register for setting the operation. In addition, since the DRAM address is received from an external processor and supplied to the DRAM through a complicated process, the address must be supplied at a high speed from the processor for high-speed data access, and the timing of the DRAM is manipulated through a program of an external processor. Since accessing the system requires access, it is complicated to select an access method, and a program for allocating processor addresses and system control is required, which adds to the complexity of the program of an external processor.
따라서, 본 발명의 목적은 이와 같은 문제를 해결하기 위해 안출된 것으로, 동작 설정을 위한 별도의 레지스터를 사용치 않고, 외부로부터 데이터 클럭과 리프레쉬 신호를 입력받아 어드레스, DRAM 제어 신호, 및 내부 리프레쉬 신호를 발생시킴으로써 고속의 데이터 액세스를 가능하고, 외부의 액세스 상태 신호를 이용하여 자동으로 해당 타이밍을 설정하며, 연속되는 데이터 각각에 대해 입출력을 제어함으로써 소요되는 저장 매체를 줄일 수 있는 고속 DRAM 제어 장치 및 방법을 제공함에 있다.Accordingly, an object of the present invention is to solve such a problem, without receiving a separate register for the operation setting, and receives the data clock and refresh signal from the outside address, DRAM control signal, and internal refresh signal A high-speed DRAM control apparatus capable of high-speed data access by automatically generating a signal, automatically setting a corresponding timing using an external access state signal, and reducing storage media required by controlling input / output for each successive data; and In providing a method.
도 1은 종래 기술에 의한 DRAM 제어 장치의 블럭도,1 is a block diagram of a DRAM control apparatus according to the prior art;
도 2는 본 발명에 따른 고속 DRAM 제어 장치의 응용 예,2 is an application example of a high-speed DRAM control apparatus according to the present invention,
도 3은 본 발명에 따른 고속 DRAM 제어 장치의 구조도,3 is a structural diagram of a high speed DRAM control apparatus according to the present invention;
도 4는 도 3에 도시된 DRAM 제어 신호 발생부의 구조도,4 is a structural diagram of a DRAM control signal generator shown in FIG. 3;
도 5는 도 4에 도시된 CAS 신호 발생부의 상세 블록 구성도,5 is a detailed block diagram of a CAS signal generator shown in FIG. 4;
도 6은 도 3에 도시된 데이터 입출력 제어부의 블록 구성도,6 is a block diagram illustrating a data input / output controller shown in FIG. 3;
도 7은 도 6에 도시된 데이터 입력 클럭 발생부의 상세 블록 구성도,7 is a detailed block diagram of a data input clock generator shown in FIG. 6;
도 8은 도 6에 도시된 데이터 입력 제어부의 상세 블록 구성도,FIG. 8 is a detailed block diagram of the data input controller shown in FIG. 6;
도 9는 도 6에 도시된 데이터 출력 제어부의 상세 블록 구성도,FIG. 9 is a detailed block diagram of the data output controller shown in FIG. 6;
도 10은 본 발명에 따른 고속 DRAM 제어 장치의 동작 타이밍도이다.10 is an operation timing diagram of a high speed DRAM control apparatus according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the code | symbol about the principal part of drawing>
100: DRAM 제어 신호 발생부 110: CAS 신호 발생부100: DRAM control signal generator 110: CAS signal generator
111: 제 1 CAS 신호 발생부 112: 제 2 CAS 신호 발생부111: first CAS signal generator 112: second CAS signal generator
113: 제 n CAS 신호 발생부 120: RAS 신호 발생부113: n-th CAS signal generator 120: RAS signal generator
200: 데이터 입출력 제어부 210: 데이터 입력 클럭 발생부200: data input / output controller 210: data input clock generator
211: 제 1 클럭 신호 발생부 212: 제 2 클럭 신호 발생부211: first clock signal generator 212: second clock signal generator
213: 제 3 클럭 신호 발생부 214: 제 4 클럭 신호 발생부213: third clock signal generator 214: fourth clock signal generator
220: 데이터 입력 제어부 230: 데이터 출력 제어부220: data input control unit 230: data output control unit
231: 제 1 독취 버퍼부 232: 제 2 독취 버퍼부231: first read buffer unit 232: second read buffer unit
233: 제 3 독취 버퍼부 234: 제 4 독취 버퍼부233: third read buffer unit 234: fourth read buffer unit
이와 같은 목적을 달성하기 위한 본 발명의 따른 고속 DRAM 제어 장치 및 방법은 외부 프로세서의 설정하는 방식에 의해 제어되던 종래와 달리, 외부에서 데이터 클럭을 입력받아 이에 동기된 어드레스와 DRAM 제어 신호를 발생시킴으로써 고속의 데이터 액세스가 가능하고, 외부 프로세서의 버스 사이클을 감지하는 대신 외부 리프레쉬 신호를 입력받아 내부 리프레쉬 신호를 발생시킴으로써 손쉽게 외부의 버스 사이클과 연계시키고, 외부로부터 액세스 상태 신호를 입력받아 단순히 데이터 액세스 방식만을 선택함으로써 자동으로 해당하는 타이밍을 설정할 수 있다. 또한, 동작 설정을 위한 별도의 레지스터를 사용하지 않으며, 연속되는 데이터 각각에 대해 입출력을 제어함으로써 소요되는 저장 매체를 줄일 수 있음으로써 데이터 저장 및 독취를 요구하는 메모리 제어 분야에서 고속의 데이터 액세스에 대한 사용자의 요구를 충족시키며, 간단한 기능을 수행하는 하나의 칩으로 구현 가능한 것을 특징으로 한다.The high speed DRAM control apparatus and method according to the present invention for achieving the above object is controlled by a method of setting an external processor, by receiving a data clock from the outside and generating an address and a DRAM control signal synchronized thereto. High-speed data access is possible, and instead of detecting the bus cycle of the external processor, the external refresh signal is input to generate the internal refresh signal, so it is easily linked with the external bus cycle, and the data is simply accessed by receiving the access status signal from the outside. By selecting only, the corresponding timing can be set automatically. In addition, it does not use a separate register for setting an operation, and reduces the storage medium required by controlling input and output for each successive data, thereby providing high-speed data access in a memory control field requiring data storage and reading. It can be implemented as a single chip that satisfies user needs and performs a simple function.
본 발명에 따른 상기 고속 DRAM 제어 장치는 도 2에 도시된 응용 예에서 확인할 수 있듯이, 외부로부터 데이터 클럭과 입력 데이터를 입력받아 열(column) 어드레스 제어 신호(CAS1∼CASn)와 행 어드레스 제어 신호(RAS)를 DRAM에 출력하고, 외부의 데이터를 병렬(RDATA1∼RDATAn)로 DRAM에 저장하고, DRAM에 저장된 데이터를 동일한 경로를 통해 독취하는 장치로서, 외부 프로세서와 DRAM(2) 사이에서 간단히 연결하여 사용될 수 있다.The high-speed DRAM control apparatus according to the present invention, as can be seen in the application example shown in Figure 2, receives a data clock and input data from the outside (column) address control signal (CAS1 ~ CASn) and row address control signal ( RAS) outputs to DRAM, stores external data in parallel (RDATA1 to RDATAn) in DRAM, and reads data stored in DRAM through the same path, and is simply connected between an external processor and DRAM (2). Can be used.
이하에서는 4개의 경로를 통해 데이터를 병렬로 전송하는 고속 DRAM 제어 장치를 예를 들어 설명하기로 한다.Hereinafter, a high-speed DRAM control apparatus for transmitting data in parallel through four paths will be described as an example.
본 발명에 따른 고속 DRAM 제어 장치는 도 3에 도시된 바와 같이 외부로부터 데이터 클럭을 입력받아 상기한 어드레스 제어 신호(CAS1∼CAS4 및 RAS)를 발생하는 DRAM 제어 신호 발생부(100)와, 외부로부터 데이터 입출력 명령 신호(RD/WR), 데이터 클럭 및 저장할 데이터를 입력받고, 상기 DRAM 제어 신호 발생부(100)로부터 열 어드레스 제어 신호(CAS1∼CAS4)를 입력받아 데이터 경로(RDATA1∼RDATA4)를 통해 병렬로 데이터를 DRAM에 저장하고, DRAM에 저장된 데이터를 데이터 경로(RDATA1∼RDATA4)를 통해 병렬로 입력받아 데이터 포트로 출력하는 데이터 입출력 제어부(200)로 구성된다.The high-speed DRAM control apparatus according to the present invention is a DRAM
이하, 상기와 같이 구성된 본 발명에 따른 고속 DRAM 제어 장치의 작용을 도 4 ∼ 도 10을 참조하여 상세하게 설명하기로 한다.Hereinafter, the operation of the high speed DRAM control apparatus according to the present invention configured as described above will be described in detail with reference to FIGS. 4 to 10.
여기서, 상기 DRAM 제어 신호 발생부(100)는 도 4에 도시된 바와 같이, 외부로부터 데이터 클럭을 입력받아 열 어드레스 신호(CAS1∼CAS4)를 발생하는 CAS 신호 발생부(110)와, 이 데이터 클럭을 입력받아 행 어드레스 신호(RAS)를 발생하는 RAS 신호 발생부(120)로 구성된다.As shown in FIG. 4, the DRAM
상기 CAS 신호 발생부(110)는 외부로부터 데이터 클럭을 입력받아 '0' 레벨과 '1' 레벨이 상호 교차하면서 데이터 클럭의 2분주된 2개의 신호를 발생시키는 제 1 CAS 신호 발생부(111)와, 상기 제 1 CAS 신호 발생부(111)로부터 데이터 클럭의 2분주된 형태의 2개의 신호를 입력받아 각각 '0' 레벨과 '1' 레벨이 상호 교차하면서 2분주된 4개의 CAS 신호(CAS1∼CAS4)를 발생시키는 제 2 CAS 신호 발생부(112)로 구성된다.The
도 5에 도시된 바와 같이, n개의 경로를 통해 데이터를 병렬로 전송하는 고속 DRAM 제어 장치의 CAS 신호 발생부의 경우에는 상기 제 1 CAS 신호 발생부(111) 및 제 2 CAS 신호 발생부(112)와 동일한 방식으로 제 n-1 분주부로부터개의 신호를 입력받아 상기 제 1 CAS 신호 발생부(111)에 입력되는 데이터 클럭의분주된개의 신호를 발생시키는 제 n CAS 신호 발생부(113)가 포함된다.As shown in FIG. 5, in the case of the CAS signal generator of the high-speed DRAM control apparatus which transmits data in parallel through n paths, the first
상기 제 1 CAS 신호 발생부(111)는 외부로부터 데이터 클럭을 입력받아 2분주시키는 제 1 분주기(111-1)와, 상기 제 1 분주기(111-1)로부터 데이터 클럭의 2분주된 신호를 입력받아 논리 부정 연산을 수행하는 NOT 게이트(NOT1)로 구성된다.The first
상기 제 2 CAS 신호 발생부(112)는 상기 제 1 CAS 신호 발생부(111)의 제 1 분주기(111-1)로부터 2분주된 데이터 클럭을 입력받아 다시 2분주시켜 제 1 CAS 신호(CAS1)를 발생시키는 제 2-1 분주기(112-1)와, 상기 제 2-1 분주기(112-1)로부터 2분주된 데이터 클럭을 입력받아 논리 부정 연산을 수행하여 제 3 CAS 신호(CAS3)를 출력하는 NOT 게이트(NOT2)와, 상기 제 1 CAS 신호 발생부(111)의 NOT 게이트(NOT1)로부터 신호를 입력받아 2분주시켜 제 2 CAS 신호(CAS2)를 발생시키는 제 2-2 분주기(112-2)와, 상기 제 2-2 분주기(112-2)로부터 신호를 입력받아 논리 부정 연산을 수행하여 제 3 CAS 신호(CAS4)를 출력하는 NOT 게이트(NOT3)로 구성된다.The second
이하, 상기와 같이 구성된 본 발명의 DRAM 제어 신호 발생부(100)의 작용을 도 4 ∼ 도 5 및 도 10을 참조하여 상세하게 설명하기로 한다.Hereinafter, the operation of the DRAM
상기 CAS 신호 발생부(110)에서는 외부로부터 입력되는 데이터 클럭의 주기보다 4배 긴 주기를 가지는 4개의 CAS 신호(CAS1 ∼ CAS4)를 발생시킨다. 우선, 상기 제 1 CAS 신호 발생부(111)에서는 상기 제 1 분주기(111-1)를 통해 데이터 클럭을 2분주하여 데이터 클럭의 주기보다 2배 긴 주기를 갖는 신호와 이 신호의 논리 부정 연산된 신호를 상기 제 2 CAS 신호 발생부(112)에 인가한다. 상기 제 2 CAS 신호 발생부(112)에서는 상기 제 1 분주부(111)로부터 데이터 클럭의 2분주된 신호와 이의 반전된 신호를 입력받아 각각 제 1 분주부(111)의 기능을 동일하게 수행함으로써 주기가 데이터 클럭의 주기보다 4배 긴 CAS 신호(CAS1 ∼ CAS4)를 발생한다.The CAS
상기한 바와 같이 발생시킨 4개의 CAS 신호는 도 10에 도시된 바와 같이, 가장 먼저 CAS1이 '1' 레벨이 되고, 순차적으로 데이터 클럭의 한 주기 후에 CAS2가 '1' 레벨이 되고, 다음 한 주기 후에 CAS3이 '1' 레벨이 되며, 다음 한 주기 후에 CAS4가 '1' 레벨이 된다. 그리고, 각 CAS 신호는 데이터 클럭의 2 주기 동안 '1' 레벨을 유지하고, 다음 2 주기 동안 '0'을 유지하면서 데이터 클럭 주기의 4배의 주기로 연속적으로 발생된다.In the four CAS signals generated as described above, as shown in FIG. 10, CAS1 becomes the '1' level first, CAS2 becomes the '1' level sequentially after one period of the data clock, and the next one cycle. Later, CAS3 is at '1' level, and after one cycle, CAS4 is at '1' level. Each CAS signal is continuously generated at four times the data clock period while maintaining the '1' level for two periods of the data clock and '0' for the next two periods.
그리고, 상기 RAS 신호 발생부(120)에서는 종래의 RAS 신호 발생부와 마찬가지로, 데이터 클럭을 이용하여 행(row) 어드레스를 제어하기 위한 RAS 신호를 발생시킨다.The
상기 데이터 입출력 제어부(200)는 도 6에 도시된 바와 같이, 외부로부터 데이터 클럭을 입력받고, 상기 DRAM 제어 신호 발생부(100)로부터 CAS 신호를 입력받아 각 제어 신호에 해당되는 4개의 데이터 입력 클럭(CLOCK1∼CLOCK4)을 발생시키는 데이터 클럭 발생부(210)와, 외부로부터 DRAM에 저장할 데이터와 데이터 입출력 명령 신호(RD/WR)를 입력받고, 상기 데이터 클럭 발생부(210)로부터 데이터 입력 클럭을 입력받아 DRAM에 병렬로 데이터를 출력하는 데이터 입력 제어부(220)와, 외부로부터 데이터 입출력 명령 신호(RD/WR)를 입력받고, DRAM으로부터 병렬로 데이터를 입력받고, 상기 데이터 클럭 발생부(210)로부터 데이터 입력 클럭을 입력받아 데이터를 출력 포트로 출력하는 데이터 출력 제어부(230)로 구성된다.As illustrated in FIG. 6, the data input /
상기 데이터 입력 클럭 발생부(210)는 도 7에 도시된 바와 같이, 외부로부터 데이터 클럭을 입력받아 논리 부정 연산을 수행하는 NOT 게이트(NOT4)와, 상기 NOT 게이트(NOT4)의 출력을 클럭으로 사용하고, 상기 제 2-1 분주기(112-1)로부터 인가되는 CAS1 신호를 입력 데이터로 사용하여 제 1 클럭 신호(CLOCK1)를 출력하는 제 1 클럭 신호 발생부(211)와, 상기 제 1 클럭 신호 발생부(211)와 동일한 클럭을 사용하고, 상기 제 2-2 분주기(112-2)로부터 인가되는 CAS2 신호를 입력 데이터로 사용하여 제 2 클럭 신호(CLOCK2)를 출력하는 제 2 클럭 신호 발생부(212)와, 상기 제 1 클럭 신호 발생부(211)와 동일한 클럭을 사용하고, 도 5의 NOT 게이트(NOT2)로부터 인가되는 CAS3 신호를 입력 데이터로 사용하여 제 3 클럭 신호(CLOCK3)를 출력하는 제 3 클럭 신호 발생부(213)와, 상기 제 1 클럭 신호 발생부(211)와 동일한 클럭을 사용하고, 도 5의 NOT 게이트(NOT3)로부터 인가되는 CAS4 신호를 입력 데이터로 사용하여 제 4 클럭 신호(CLOCK4)를 출력하는 제 4 클럭 신호 발생부(214)로 구성된다.As illustrated in FIG. 7, the data
여기서, 제 1 클럭 신호 발생부(211), 제 2 클럭 신호 발생부(212), 제 3 클럭 신호 발생부(213), 그리고 제 4 클럭 신호 발생부(214)는 각각 D-플립플롭(Delay flip-flop)을 이용하여 구성한다.Here, the first
상기 데이터 입력 제어부(220)는 상기 제 1 클럭 신호 발생부(211)로부터 입력되는 제 1 클럭 신호를 클럭으로 이용하여 외부로부터 DRAM에 저장할 데이터를 입력받아 데이터를 래치시키는 제 1 래치부(221)와, 상기 제 1 래치부(221)로부터 입력되는 데이터를 입력으로 사용하고, 외부로부터 입출력 명령 신호를 입력받아 인에이블 신호로 사용하여 DRAM으로 데이터를 출력하는 제 1 저장 버퍼부(222)와, 상기 제 2 클럭 신호 발생부(212)로부터 입력되는 제 2 클럭 신호를 클럭으로 이용하여 외부로부터 DRAM에 저장할 데이터를 입력받아 데이터를 래치시키는 제 2 래치부(223)와, 상기 제 2 래치부(223)로부터 입력되는 데이터를 입력으로 사용하고, 외부로부터 입출력 명령 신호를 인에이블 신호로 사용하여 DRAM으로 데이터를 출력하는 제 2 저장 버퍼부(224)와, 상기 제 3 클럭 신호 발생부(213)로부터 입력되는 제 3 클럭 신호를 클럭으로 이용하여 외부로부터 DRAM에 저장할 데이터를 입력받아 데이터를 래치시키는 제 3 래치부(225)와, 상기 제 3 래치부(225)로부터 입력되는 데이터를 입력으로 사용하고, 외부로부터 입출력 명령 신호를 인에이블 신호로 사용하여 DRAM으로 데이터를 출력하는 제 3 저장 버퍼부(226)와, 상기 제 4 클럭 신호 발생부(214)로부터 입력되는 제 4 클럭 신호를 클럭으로 이용하여 외부로부터 DRAM에 저장할 데이터를 입력받아 데이터를 래치시키는 제 4 래치부(227)와, 상기 제 4 래치부(227)로부터 입력되는 데이터를 입력으로 사용하고, 외부로부터 입출력 명령 신호를 인에이블 신호로 사용하여 DRAM으로 데이터를 출력하는 제 4 저장 버퍼부(228)로 구성된다.The
여기서, 제 1 래치부(221), 제 2 래치부(223), 제 3 래치부(225) 및 제 4 래치부(227)는 각각 D-플립플롭(Delay flip-flop)을 이용하여 구성한다.Here, the
그리고, 제 1 저장 버퍼부(222), 제 2 저장 버퍼부(224), 제 3 저장 버퍼부(226) 및 제 4 저장 버퍼부(228)는 각각 3상 버퍼(Tri-state buffer)를 이용하여 구성한다.The first
상기 데이터 출력 제어부(230)는 외부로부터 입력되는 입출력 명령 신호와 상기 제 1 클럭 신호 발생부(211)와 상기 제 2 클럭 신호 발생부(212)로부터 입력되는 제 1 클럭 신호와 제 2 클럭 신호를 논리곱 연산을 수행하는 AND 게이트(AND1)와, DRAM으로부터 병렬로 입력된 하나의 데이터(RDATA1)를 입력으로 사용하고, 상기 AND 게이트(AND1)의 출력을 인에이블 신호로 사용하는 제 1 독취 버퍼부(231)와, 외부의 입출력 명령 신호와 상기 제 2 클럭 신호 발생부(212)와 상기 제 3 클럭 신호 발생부(213)로부터 입력되는 제 2 클럭 신호와 제 3 클럭 신호를 논리곱 연산을 수행하는 AND 게이트(AND2)와, DRAM으로부터 병렬로 입력된 하나의 데이터(RDATA2)를 입력으로 사용하고, 상기 AND 게이트(AND2)의 출력을 인에이블 신호로 사용하는 제 2 독취 버퍼부(232)와, 외부의 입출력 명령 신호와 상기 제 3 클럭 신호 발생부(213)와 상기 제 4 클럭 신호 발생부(214)로부터 입력되는 제 3 클럭 신호와 제 4 클럭 신호를 논리곱 연산을 수행하는 AND 게이트(AND3)와, DRAM으로부터 병렬로 입력된 하나의 데이터(RDATA3)를 입력으로 사용하고, 상기 AND 게이트(AND3)의 출력을 인에이블 신호로 사용하여 출력하는 제 3 독취 버퍼부(233)와, 외부의 입출력 명령 신호와 상기 제 4 클럭 신호 발생부(214)와 상기 제 1 클럭 신호 발생부(211)로부터 입력되는 제 4 클럭 신호와 제 1 클럭 신호를 논리곱 연산을 수행하는 AND 게이트(AND4)와, DRAM으로부터 병렬로 입력된 하나의 데이터(RDATA4)를 입력으로 사용하고, 상기 AND 게이트(AND4)의 출력을 인에이블 신호로 사용하여 출력하는 제 4 독취 버퍼부(234)로 구성된다.The
그리고, 제 1 독취 버퍼부(231), 제 2 독취 버퍼부(232), 제 3 독취 버퍼부(233) 및 제 4 독취 버퍼부(234)는 각각 3상 버퍼(Tri-state buffer)를 이용하여 구성한다.The
이하, 본 발명에 따른 고속 DRAM 인터페이스 제어 장치의 상기 데이터 입출력 제어부(200)의 작용을 도 7 ∼ 도 10을 참조하여 상세히 설명하기로 한다.Hereinafter, the operation of the data input /
상기 데이터 입력 클럭 발생부(210)에서는 도 7의 NOT 게이트(NOT4)에서 외부에서 입력되는 데이터 클럭을 반전시켜 하강 지점(falling-edge)에서 CAS 신호를 래치시킬 클럭을 발생한다. 이와 같이 하강 지점에서 래치시키는 이유는 상기 CAS 신호 발생부(110)에서 발생되는 CAS 신호는 데이터 클럭의 상승 지점(rising-edge)에서 변화하기 때문에 입력 값이 안정화 상태에 있을 때 래치시키는 것이 바람직하기 때문이다. 이 클럭을 이용하여 상기 CAS 신호 발생부(110)에서 발생되는 CAS 신호를 D-플립플롭으로 구성된 클럭 신호 발생부(211 ∼ 214)로 래치시킨다. 도 10에 도시된 바와 같이, 데이터 클럭의 하강 지점에서 래치되기 때문에 발생되는 클럭 신호는 입력인 CAS 신호보다 데이터 클럭의 반주기만큼 느리게(lagging) 된다.The data
상기 데이터 입력 제어부(220)에서는 상기 데이터 입력 클럭 발생부(210)로부터 발생되는 클럭을 이용하여 저장할 데이터를 DRAM으로 인가한다. 즉, 상기 데이터 입력 클럭 발생부(210)에서 발생되는 클럭들은 데이터 클럭의 한 주기 간격으로 순차적으로 상승 지점이 생기기 때문에 외부에서 입력되는 데이터는 이 클럭에 맞추어 상기 제 1 래치부(221)부터 상기 제 4 래치부(221)의 순으로 순차적으로 래치된다. 입출력 명령 신호가 '0'(저장 상태)인 경우에 상기 저장 버퍼부(222, 224, 226, 및 228)의 3상 버퍼는 인에이블되어 각 경로를 통해 DRAM으로 전송되는 반면, 입출력 명령 신호가 '1'(독취 상태)인 경우에는 상기 저장 버퍼부를 이루는 3상 버퍼는 하이-임피던스(high-impedence) 상태가 되어 DRAM으로 데이터가 전달되지 못한다.The
상기 데이터 출력 제어부(230)에서는 상기 데이터 입력 클럭 발생부(210)로부터 발생되는 클럭과 입출력 명령 신호의 논리적 연산을 통해 DRAM으로부터 독취한 데이터를 출력 포트를 통해 출력하게 된다. 도 10에 도시된 바와 같이, 두 개의 클럭의 논리곱은 데이터 클럭의 한 주기 동안 '1' 레벨을 유지하고, 주기는 데이터 클럭의 4배이다. 그리고, CLOCK1과 CLOCK2의 논리곱이 가장 우선하며, CLOCK2와 CLOCK3의 논리곱, CLOCK3과 CLOCK4의 논리곱, 그리고 CLOCK4와 CLOCK1의 논리곱의 순으로 데이터 클럭의 한 주기 간격으로 '1' 레벨을 유지하게 된다. 따라서, 입출력 명령 신호가 '1'(독취 상태)인 경우에 상기 AND 게이트들의 출력은 클럭 신호의 논리곱에 의해 순차적으로 '1'이 발생되고, 독취 버퍼부를 이루는 3상 버퍼도 이 신호에 의해 순차적으로 인에이블되어 DRAM으로부터 4개의 경로로 독취한 데이터를 출력 포트에 순차적으로 출력할 수 있게 된다. 반면, 입출력 명령 신호가 '0'(저장 상태)인 경우에는 상기 독취 버퍼부가 모두 하이-임피던스(high-impedence) 상태가 되어 출력 포트로 데이터가 전달되지 못한다.The
이하, 본 발명에 따른 고속 DRAM 제어 방법을 설명하면 다음과 같다.Hereinafter, a high speed DRAM control method according to the present invention will be described.
본 발명에 따른 고속 DRAM 제어 방법은 외부로부터 데이터 클럭을 입력받아 상기한 어드레스 제어 신호를 발생하는 DRAM 제어 신호 발생 단계와, 외부로부터 데이터 입출력 명령 신호, 데이터 클럭 및 저장할 데이터를 입력받고, 상기 DRAM 제어 신호 발생 단계로부터 CAS 신호를 입력받아 데이터 경로(RDATA1∼RDATA4)를 통해 데이터를 DRAM에 저장하고, DRAM에 저장된 데이터를 데이터 경로(RDATA1∼RDATA4)를 통해 병렬로 입력받아 출력 포트로 출력하는 데이터 입출력 제어 단계로 구성된다.In the high-speed DRAM control method according to the present invention, a DRAM control signal generation step of receiving a data clock from an external source and generating the address control signal, a data input / output command signal, a data clock and data to be stored from the external source, and the DRAM control Data input / output that receives CAS signal from signal generation step, stores data in DRAM through data paths RDATA1 to RDATA4, and receives data stored in DRAM in parallel through data paths RDATA1 to RDATA4 and outputs them to the output port. It consists of a control phase.
이하, 상기와 같이 구성된 본 발명에 따른 고속 DRAM 제어 방법의 작용을 상세하게 설명하기로 한다.Hereinafter, the operation of the high speed DRAM control method according to the present invention configured as described above will be described in detail.
상기 DRAM 제어 신호 발생 단계는 외부로부터 데이터 클럭을 입력받아 CAS 신호를 발생시키는 CAS 신호 발생 단계와, 상기 데이터 클럭을 입력받아 RAS를 발생하는 RAS 신호 발생 단계로 구성된다.The DRAM control signal generation step includes a CAS signal generation step of receiving a data clock from an external source and generating a CAS signal, and a RAS signal generation step of receiving the data clock and generating RAS.
상기 CAS 신호 발생 단계는 외부로부터 데이터 클럭을 입력받아 '0'과 '1' 레벨이 교번하면서 데이터 클럭의 2분주된 2개의 신호를 발생시키는 제 1 CAS 신호 발생 단계와, 상기 제 1 CAS 신호 발생 단계로부터 데이터 클럭의 2분주된 형태의 상호 반전된 2개의 신호를 입력받아 각각에 대해 제 1 CAS 신호 발생 단계와 동일한 과정을 수행하여 CAS 신호(CAS1∼CAS4)를 발생시키는 제 2 CAS 신호 발생 단계로 구성된다.The CAS signal generating step includes a first CAS signal generating step of receiving a data clock from an external source and generating two signals divided by two at a data clock while '0' and '1' levels are alternated, and generating the first CAS signal. A second CAS signal generating step of generating two CAS signals CAS1 to CAS4 by receiving two signals inverted in two divided forms of a data clock from the step and performing the same process as the first CAS signal generating step for each of them. It consists of.
이하, 상기와 같이 구성된 본 발명의 DRAM 제어 신호 발생부(100)의 작용을 도 10을 참조하여 상세하게 설명하기로 한다.Hereinafter, the operation of the DRAM
상기 CAS 신호 발생 단계의 제 1 CAS 신호 발생 단계에서는 데이터 클럭을 2분주하여 데이터 클럭의 주기보다 2배 긴 주기를 갖는 신호와 이 신호의 논리 부정 연산되어 반전된 신호를 상기 제 2 CAS 신호 발생 단계에 인가한다. 상기 제 2 CAS 신호 발생 단계에서는 데이터 클럭의 2분주된 신호를 입력받아 제 1 CAS 신호 발생 단계와 동일한 과정을 통해 CAS1과 CAS3을 발생시키고, 반전된 신호를 입력받아 제 1 CAS 신호 발생 단계와 동일한 과정을 통해 CAS2와 CAS4를 발생시킨다. 상기한 바와 같이 발생된 4개의 CAS 신호는 도 10에 도시된 바와 같이, 가장 먼저 CAS1 신호가 가장 빠르며, 이어서 데이터 클럭의 한 주기만큼 느린 상태로 순차적으로 CAS2, CAS3, CAS4가 주기적으로 출력된다.In the first CAS signal generation step of the CAS signal generation step, the second CAS signal generation step is performed by dividing a data clock by two and dividing a signal having a period two times longer than a period of the data clock and a signal that is logically negated and inverted of the signal. To apply. In the second CAS signal generating step, the CAS1 and CAS3 are generated through the same process as the first CAS signal generating step by receiving the two divided signals of the data clock, and receiving the inverted signal to the same as the first CAS signal generating step. The process generates CAS2 and CAS4. The four CAS signals generated as described above are CAS1, CAS3, and CAS4 periodically outputted sequentially in a state where the CAS1 signal is the fastest first, followed by a period of data clock, as shown in FIG. 10.
그리고, 상기 RAS 신호 발생 단계에서는 종래의 RAS 신호 발생 단계와 마찬가지로, 데이터 클럭을 이용하여 행(row) 어드레스를 제어하기 위한 RAS 신호를 발생시킨다.In the RAS signal generation step, as in the conventional RAS signal generation step, a RAS signal for controlling a row address is generated using a data clock.
상기 데이터 입출력 제어 단계는 외부로부터 데이터 클럭을 입력받고, 상기 DRAM 제어 신호 발생 단계로부터 CAS 신호를 입력받아 각 제어 신호에 해당되는 4개의 데이터 입력 클럭(CLOCK1∼CLOCK4)을 발생시키는 데이터 클럭 발생 단계와, 외부로부터 DRAM에 저장할 데이터와 데이터 입출력 명령 신호를 입력받고, 상기 데이터 클럭 발생 단계로부터 데이터 입력 클럭을 입력받아 DRAM에 데이터를 출력하는 데이터 입력 제어 단계와, 외부로부터 데이터 입출력 명령 신호를 입력받고, DRAM으로부터 병렬로 데이터를 입력받고, 상기 데이터 클럭 발생 단계로부터 데이터 입력 클럭을 입력받아 데이터를 출력 포트로 출력하는 데이터 출력 제어 단계로 구성된다.The data input / output control step includes a data clock generation step of receiving a data clock from an external source, a CAS signal from the DRAM control signal generation step, and generating four data input clocks CLOCK1 to CLOCK4 corresponding to each control signal; A data input control step of receiving data to be stored in the DRAM and a data input / output command signal from the outside, receiving a data input clock from the data clock generation step, and outputting data to the DRAM; And a data output control step of receiving data in parallel from the DRAM, receiving a data input clock from the data clock generation step, and outputting data to the output port.
상기 데이터 입력 클럭 발생 단계는 상기 CAS 신호 발생 단계로부터 인가되는 CAS1 신호를 입력 데이터로 사용하여 제 1 클럭 신호(CLOCK1)를 출력하는 제 1 클럭 신호 발생 단계와, 상기 CAS 신호 발생 단계로부터 인가되는 CAS2 신호를 입력 데이터로 사용하여 제 2 클럭 신호(CLOCK2)를 출력하는 제 2 클럭 신호 발생 단계와, 상기 CAS 신호 발생 단계로부터 인가되는 CAS3 신호를 입력 데이터로 사용하여 제 3 클럭 신호(CLOCK3)를 출력하는 제 3 클럭 신호 발생 단계와, 상기 CAS 신호 발생 단계로부터 인가되는 CAS4 신호를 입력 데이터로 사용하여 제 4 클럭 신호(CLOCK4)를 출력하는 제 4 클럭 신호 발생 단계와, 외부로부터 데이터 클럭을 입력받아 논리 부정 연산을 수행하여 상기 제 1 클럭 신호 발생 단계, 상기 제 2 클럭 신호 발생 단계, 상기 제 3 클럭 신호 발생 단계, 및 상기 제 4 클럭 신호 발생 단계의 클럭을 제공하는 클럭 반전 단계로 구성된다.The data input clock generation step may include a first clock signal generation step of outputting a first clock signal CLOCK1 using the CAS1 signal applied from the CAS signal generation step, and a CAS2 applied from the CAS signal generation step; A second clock signal generation step of outputting a second clock signal CLOCK2 using the signal as input data; and a third clock signal CLOCK3 outputting using the CAS3 signal applied from the CAS signal generation step as input data; A third clock signal generation step, a fourth clock signal generation step of outputting a fourth clock signal CLOCK4 using the CAS4 signal applied from the CAS signal generation step, and a data clock from an external source; Performing a logic negation operation to generate the first clock signal generation step, the second clock signal generation step, the third clock signal generation step, and And a clock inversion step of providing a clock of the fourth clock signal generation step.
상기 데이터 입력 제어 단계는 외부로부터 입출력 명령 신호를 입력받아 인에이블 신호로 사용하고, 상기 제 1 클럭 신호 발생 단계로부터 입력되는 CLOCK1을 클럭으로 이용하여 DRAM에 저장할 데이터를 입력받아 래치시키고, 래치된 데이터를 DRAM으로 출력하는 제 1 저장 단계와, 상기 입출력 명령 신호를 인에이블 신호로 사용하고, 상기 제 2 클럭 신호(CLOCK2)를 클럭으로 이용하여 DRAM에 저장할 데이터를 입력받아 래치시키고, 래치된 데이터를 DRAM으로 출력하는 제 2 저장 단계와, 상기 입출력 명령 신호를 인에이블 신호로 사용하고, 상기 제 3 클럭 신호(CLOCK3)를 클럭으로 이용하여 DRAM에 저장할 데이터를 입력받아 래치시키고, 래치된 데이터를 DRAM으로 출력하는 제 3 저장 단계와, 상기 입출력 명령 신호를 인에이블 신호로 사용하고, 상기 제 4 클럭 신호(CLOCK4)를 클럭으로 이용하여 DRAM에 저장할 데이터를 입력받아 래치시키고, 래치된 데이터를 DRAM으로 출력하는 제 4 저장 단계로 구성된다.The data input control step receives an input / output command signal from an external source and uses it as an enable signal, receives and stores data to be stored in a DRAM using CLOCK1 input from the first clock signal generation step as a clock, and latches the data. A first storage step of outputting the data to the DRAM, the input / output command signal as an enable signal, and receiving and latching data to be stored in the DRAM using the second clock signal CLOCK2 as a clock. A second storage step of outputting to DRAM, an input signal using the input / output command signal as an enable signal, and receiving and latching data to be stored in the DRAM by using the third clock signal CLOCK3 as a clock; A third storage step of outputting the signal; and using the input / output command signal as an enable signal, the fourth clock signal CLO And a fourth storage step of receiving and latching data to be stored in the DRAM using CK4) as a clock and outputting the latched data to the DRAM.
상기 데이터 출력 제어 단계는 입출력 명령 신호와 상기 클럭 신호 발생 단계에서 발생되는 CAS1과 CAS2의 논리곱 연산을 수행한 신호를 인에이블 신호로 사용하여 DRAM으로부터 입력된 하나의 데이터(RDATA1)를 출력 포트에 인가하는 제 1 독취 단계와, 입출력 명령 신호와 상기 클럭 신호 발생 단계에서 발생되는 CAS2과 CAS3의 논리곱 연산을 수행한 신호를 인에이블 신호로 사용하여 DRAM으로부터 입력된 하나의 데이터(RDATA2)를 출력 포트에 인가하는 제 2 독취 단계와, 입출력 명령 신호와 상기 클럭 신호 발생 단계에서 발생되는 CAS3과 CAS4의 논리곱 연산을 수행한 신호를 인에이블 신호로 사용하여 DRAM으로부터 입력된 하나의 데이터(RDATA3)를 출력 포트에 인가하는 제 3 독취 단계와, 입출력 명령 신호와 상기 클럭 신호 발생 단계에서 발생되는 CAS4와 CAS1의 논리곱 연산을 수행한 신호를 인에이블 신호로 사용하여 DRAM으로부터 입력된 하나의 데이터(RDATA4)를 출력 포트에 인가하는 제 4 독취 단계로 구성된다.The data output control step uses one data (RDATA1) input from the DRAM to an output port by using an input / output command signal and a signal obtained by performing a logical multiplication of CAS1 and CAS2 generated in the clock signal generation step as an enable signal. Outputs one data (RDATA2) input from the DRAM by using the first read step to be applied, the input / output command signal, and the signal obtained by performing a logical multiplication of CAS2 and CAS3 generated in the clock signal generation step as an enable signal. One data (RDATA3) input from the DRAM using a second read step applied to the port, an input / output command signal, and a signal obtained by performing a logical multiplication of CAS3 and CAS4 generated in the clock signal generation step as an enable signal. Logic of CAS4 and CAS1 generated in the third read step of applying a signal to the output port, the input / output command signal and the clock signal generation step Consists of a piece of data (RDATA4) using the signal to perform an operation to the enable signal input from the DRAM to read the fourth step to be applied to the output port.
이하, 본 발명에 따른 고속 DRAM 제어 장치의 상기 데이터 입출력 제어 단계의 작용을 도 10을 참조하여 상세히 설명하기로 한다.Hereinafter, the operation of the data input / output control step of the high speed DRAM control apparatus according to the present invention will be described in detail with reference to FIG. 10.
상기 데이터 입력 클럭 발생 단계에서는 외부에서 입력되는 데이터 클럭을 반전시켜 하강 지점(falling-edge)에서 CAS 신호를 래치시킬 클럭을 발생하고, 상기 클럭 신호 발생 단계에서는 이 클럭을 이용하여 상기 CAS 신호 발생 단계에서 발생되는 CAS 신호를 래치시킨다. 도 10에 도시된 바와 같이, 데이터 클럭의 하강 지점에서 래치되기 때문에 발생되는 클럭 신호는 입력인 CAS 신호보다 데이터 클럭의 반 주기만큼 느리게(lagging) 된다.In the data input clock generation step, an externally input data clock is inverted to generate a clock to latch the CAS signal at a falling-edge. In the clock signal generation step, the CAS signal generation step is performed using this clock. Latch the CAS signal generated by. As shown in Fig. 10, the clock signal generated because it is latched at the falling point of the data clock is lagging by half the period of the data clock than the input CAS signal.
상기 데이터 입력 제어 단계에서는 상기 데이터 입력 클럭 발생 단계로부터 발생되는 클럭을 이용하여 저장할 데이터를 DRAM으로 인가한다. 즉, 상기 데이터 입력 클럭 발생 단계에서 발생되는 클럭들은 데이터 클럭의 한 주기 간격으로 순차적으로 상승 지점이 생기기 때문에 외부에서 입력되는 데이터는 이 클럭에 맞추어 순차적으로 래치된다. 이 때, 입출력 명령 신호가 '0'(저장 상태)인 경우, 상기 각 저장 단계는 인에이블되어 각 경로를 통해 데이터가 DRAM으로 전송되는 반면, 입출력 명령 신호가 '1'(독취 상태)인 경우에는 상기 저장 단계는 상기 각 래치 단계와 DRAM 간의 연결을 절단함으로써 DRAM으로 데이터가 전달되지 못한다.In the data input control step, data to be stored is applied to the DRAM by using a clock generated from the data input clock generation step. That is, since clocks generated in the data input clock generation step are sequentially raised at one cycle interval of the data clock, externally input data is sequentially latched in accordance with this clock. In this case, when the input / output command signal is '0' (storage state), each storage step is enabled so that data is transferred to the DRAM through each path, while the input / output command signal is '1' (read state). In the storing step, data is not transferred to the DRAM by breaking the connection between each latch step and the DRAM.
상기 데이터 출력 제어 단계에서는 상기 데이터 입력 클럭 발생 단계로부터 발생되는 클럭과 입출력 명령 신호의 논리적 연산을 통해 DRAM으로부터 독취한 데이터를 출력 포트를 통해 출력하게 된다. 도 10에 도시된 바와 같이, 두 개의 클럭의 논리곱은 데이터 클럭의 한 주기 동안 '1' 레벨을 유지하고, 주기는 데이터 클럭의 4배이다. 그리고, CLOCK1과 CLOCK2의 논리곱이 가장 우선하며, CLOCK2와 CLOCK3의 논리곱, CLOCK3과 CLOCK4의 논리곱, 그리고 CLOCK4와 CLOCK1의 논리곱의 순으로 데이터 클럭의 한 주기 간격으로 '1' 레벨을 번갈아 유지하게 된다. 따라서, 입출력 명령 신호가 '1'(독취 상태)인 경우에 상기 각 논리곱 단계의 출력은 클럭 신호의 논리곱에 의해 순차적으로 '1'이 발생되고, 이 신호에 의해 각 독취 단계가 순차적으로 인에이블되어 DRAM으로부터 4개의 경로로 독취한 데이터를 출력 포트에 순차적으로 출력할 수 있게 된다. 반면, 입출력 명령 신호가 '0'(저장 상태)인 경우에는 상기 각 독취 단계가 모두 디스에이블(disable)되어 출력 포트로 데이터가 전달되지 못한다.In the data output control step, data read from the DRAM is output through an output port through a logical operation of a clock generated from the data input clock generation step and an input / output command signal. As shown in FIG. 10, the logical product of the two clocks maintains a '1' level for one period of the data clock, and the period is four times the data clock. The logical product of CLOCK1 and CLOCK2 takes precedence, and the '1' level is alternately maintained in one cycle interval of the data clock in the order of the logical product of CLOCK2 and CLOCK3, the logical product of CLOCK3 and CLOCK4, and the logical product of CLOCK4 and CLOCK1. Done. Accordingly, when the input / output command signal is '1' (read state), the output of each logical AND step is sequentially generated by the logical AND of the clock signal, and each read step is sequentially performed by this signal. Enabled to sequentially output data read from four paths from the DRAM to the output port. On the other hand, when the input / output command signal is '0' (stored state), each read step is disabled and data is not transmitted to the output port.
이상에서 설명한 본 발명에 의한 고속 DRAM 제어 장치 및 방법에 따르면, 외부에서 데이터 클럭을 입력받아 이에 동기된 어드레스와 DRAM 제어 신호를 발생시킴으로써 고속의 데이터 액세스가 가능하고, 외부 프로세서의 버스 사이클을 감지하는 대신 외부 리프레쉬 신호를 입력받아 내부 리프레쉬 신호를 발생시킴으로써 손쉽게 외부의 버스 사이클과 연계시키고, 외부로부터 액세스 상태 신호를 입력받아 단순히 데이터 액세스 방식만을 선택함으로써 자동으로 해당하는 타이밍을 설정할 수 있다. 또한, 동작 설정을 위한 별도의 레지스터를 사용하지 않으며, 연속되는 데이터 각각에 대해 입출력을 제어함으로써 소요되는 저장 매체를 줄일 수 있음으로써 데이터 저장 및 독취를 요구하는 메모리 제어 분야에서 고속의 데이터 액세스에 대한 사용자의 요구를 충족시키며, 간단한 기능을 수행하는 하나의 칩으로 구현 가능함으로써 제어 장치의 신뢰도 및 가격 경쟁력을 확보할 수 있다.According to the high-speed DRAM control apparatus and method according to the present invention described above, by accessing the data clock from the outside and generating an address and a DRAM control signal synchronized thereto, high-speed data access is possible, and detecting a bus cycle of an external processor. Instead, by receiving an external refresh signal and generating an internal refresh signal, it is easily linked with an external bus cycle, and by receiving an access status signal from the outside, simply selecting a data access method to automatically set a corresponding timing. In addition, it does not use a separate register for setting an operation, and reduces the storage medium required by controlling input and output for each successive data, thereby providing high-speed data access in a memory control field requiring data storage and reading. It can be implemented as a single chip that meets the user's needs and performs a simple function, thereby securing the reliability and price competitiveness of the control device.
Claims (22)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970044488A KR100263636B1 (en) | 1997-08-30 | 1997-08-30 | Device and method for fast-controlling dynamic random access memory |
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- 1997-08-30 KR KR1019970044488A patent/KR100263636B1/en not_active IP Right Cessation
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