KR100263482B1 - Highpower pulse generation circuit of synchronous dynamic random access memory - Google Patents

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Abstract

PURPOSE: A high-voltage pulse generating circuit of SDRAM is provided to enhance supplying capability of a VPP rising power in a high-speed mode and reduce consumed amount of current in a low-speed mode. CONSTITUTION: A CAS latency control(50) varies the period of a low-frequency pulse oscillated from an oscillation circuit(10). The low-frequency of pulse oscillated in the CAS latency control(50) is applied to an internal capacitor of a pumping circuit(20) to generate a VPP rising power due to the pumping operation of the pumping circuit(20). The VPP rising power is supplied to a memory cell word lines(70) and an output buffer(80). A high level detector(30) and a low level detector(40) detect the level of the VPP rising power. A circuit controller(60) outputs a disable control signal when the power level of the VPP rising power is higher than the reference value of a high level sensor, and outputs an enable control signal when the power level of the VPP rising power is smaller than the reference value of a low level sensor.

Description

동기식 디램의 고전압 펄스 발생 회로High Voltage Pulse Generator Circuit of Synchronous DRAM

본 발명은 SDRAM(Synchronous Dynamic Random Access Memory)에 관한 것으로, 특히 다수의 데이터가 동시에 출력되는 DDR(Double Data Rate)방식의 SDRAM에서 발진되는 주파수 펄스의 주기를 가변시켜 펌핑 능력을 향상시킬 수 있는 고전압 펄스 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous dynamic random access memory (SDRAM). In particular, the present invention relates to a high voltage capable of improving pumping capability by varying a period of frequency pulses oscillated in a double data rate (DDR) type SDRAM in which a plurality of data are simultaneously output. It relates to a pulse generating circuit.

일반적으로 빠른 동작 속도를 가지면서 번 인 테스트 스트레스(Burn-in Test Stress)전압이 작도록 설계되는 고전압 펄스 발생 회로에서는 부트스트래핑(Bootstrapping) 방법이 사용되거나, 승압용 전원을 이용하여 직접 승압 펄스를 발생시키는 VPP 법이 사용된다. 그런데 최근에는 승압용 전원을 이용하여 직접 승압 펄스를 발생시키는 방법이 고속화를 실현하는데 더 많이 이용되고 있다.In general, a bootstrapping method is used in a high voltage pulse generator circuit designed to have a high operating speed and low burn-in test stress voltage, or to directly boost a boost pulse using a boost power supply. The generating VPP method is used. In recent years, however, a method of directly generating a boost pulse using a boost power supply has been increasingly used to realize high speed.

이 같은 고전압 펄스 발생 회로에서 발생된 승압용 전원은 메모리 셀의 워드 라인을 구동하기 위한 전원으로 사용되며, 또한 데이터 출력 버퍼의 구동을 위한 전원으로도 사용된다.The boost power source generated in the high voltage pulse generator circuit is used as a power source for driving a word line of a memory cell, and is also used as a power source for driving a data output buffer.

상세하게는 메모리 셀의 워드 라인을 구동하기 위한 VPP 전원은 메모리 셀 트랜지스터의 임계 전압을 능가하도록 승압되어야 하는데, 여기에 고전압 펄스 발생 회로로부터 발생된 승압용 전원을 메모리 셀의 워드 라인 구동을 위한 VPP 전원으로 사용하게 된다. 또한, 메모리 셀 트랜지스터의 임계 전압을 기준으로 하여 발생된 승압용 전원은 데이터 출력 버퍼의 구동을 위한 VPP 전원으로도 사용하게 된다.Specifically, the VPP power supply for driving the word line of the memory cell should be stepped up to exceed the threshold voltage of the memory cell transistor, wherein the boosting power source generated from the high voltage pulse generator circuit is used for the VPP power supply for driving the word line of the memory cell. It will be used as a power source. In addition, the boosting power source generated based on the threshold voltage of the memory cell transistor is also used as the VPP power source for driving the data output buffer.

그러나, 이러한 고전압 펄스 발생 회로에서 발생된 승압용 전원도 일정 레벨 한계가 있게 되는데, 만약 발생된 승압용 전원이 메모리 셀 트랜지스터의 임계 전압을 과다하게 능가하게 되면, 번 인 테스트(Burn-in Test)시 메모리에 과다한 부담을 줄 수 있기 때문에 VPP 전원을 검출하여, 검출된 결과를 가지고 승압용 전원 레벨을 조절 및 설정하는 회로를 또한 구비하게 된다.However, the boost power generated in the high voltage pulse generator circuit also has a certain level limit. If the generated boost power exceeds the threshold voltage of the memory cell transistor, the burn-in test is performed. Since an excessive burden may be imposed on the memory, a circuit for detecting the VPP power supply and adjusting and setting the boost power supply level with the detected result is also provided.

도 1은 종래 기술에 따른 동기식 디램의 고전압 펄스 발생 회로의 일부 구성을 나타낸 블록구성도이다.1 is a block diagram showing a part of a high voltage pulse generator circuit of a synchronous DRAM according to the prior art.

도 1을 참조하여 설명하면, 발진 회로부(1)로부터 일정한 저주파의 펄스가 발진되어, 기 발진된 저주파의 펄스가 펌핑 회로부(2)의 내부 캐패시터(미도시)에 인가되면, 펌핑 회로부(2)의 펌핑(Pumping) 동작에 의해 VPP 승압용 전원을 발생시키게 된다. 기 발생된 VPP 승압용 전원은 메모리 셀 워드 라인부(6)와 출력 버퍼부(7)에 공급되어 VPP 전원으로 사용된다.Referring to FIG. 1, when a constant low frequency pulse is oscillated from the oscillation circuit unit 1 and a pre-generated low frequency pulse is applied to an internal capacitor (not shown) of the pumping circuit unit 2, the pumping circuit unit 2 is provided. The pumping operation of the VPP generates power for boosting the VPP. The generated VPP boosting power is supplied to the memory cell word line unit 6 and the output buffer unit 7 and used as the VPP power supply.

이 때, 하이 레벨 감지부(3)와 로우 레벨 감지부(4)는 각각 하이 레벨 센서(High Level Senser)와 로우 레벨 센서(Low Level Senser)를 이용하여 기 발생된 VPP 승압용 전원의 레벨을 감지하게 되는데, 기 발생된 VPP 승압용 전원의 레벨이 하이 레벨 센서의 기준치보다 크다고 감지되면 발생 회로 제어부(5)는 상기 발진 회로부(1)의 동작을 정지시키기 위한 디스에이블(Disable) 제어신호를 출력하고, 기 발생된 VPP 승압용 전원의 레벨이 로우 레벨 센서의 기준치보다 작다고 감지되면 발생 회로 제어부(5)는 인에이블(Enable) 제어신호를 출력하여 상기 발진 회로부(1)로부터 계속 저주파의 펄스를 발생시키도록 한다.At this time, the high level sensor 3 and the low level sensor 4 use the high level sensor and the low level sensor to respectively determine the level of the generated VPP boosting power. If it is detected that the level of the generated VPP boost power is greater than the reference level of the high level sensor, the generation circuit controller 5 may disable a control signal for stopping the operation of the oscillation circuit unit 1. If it is detected that the level of the pre-generated VPP boost power supply is smaller than the reference value of the low level sensor, the generation circuit controller 5 outputs an enable control signal to continuously generate low frequency pulses from the oscillation circuit unit 1. To generate.

여기서, 상기 발생 회로 제어부(5)에서 출력되는 디스에이블(Disable) 제어신호는 발진 회로부(1)의 동작 스위치(OSCSW)를 오프(Off)시키고, 인에이블(Enable) 제어신호는 발진 회로부(1)의 동작 스위치(OSCSW)를 계속 온(On) 상태에 있게 한다.Here, the disable control signal output from the generation circuit control unit 5 turns off the operation switch OSCSW of the oscillation circuit unit 1, and the enable control signal is the oscillation circuit unit 1. Keep the operating switch (OSCSW) in the ON state.

도 2는 종래 기술에 따른 고전압 펄스 발생 회로에 포함되는 발진 회로의 내부 구성을 개략적으로 나타낸 도면이다.2 is a diagram schematically showing an internal configuration of an oscillator circuit included in a high voltage pulse generator circuit according to the prior art.

도 2를 참조하여 설명하면, 종래의 발진 회로는 홀수개의 다수 인버터(8)와, pMOS(p채널 MOSFET)(9)로 구성되며, 발진 회로 동작 스위치(OSCSW)의 온/오프 동작에 따라 저주파의 펄스를 발진하거나 정지하게 된다.Referring to FIG. 2, the conventional oscillation circuit is composed of an odd number of inverters 8 and a pMOS (p-channel MOSFET) 9, and the low frequency in response to the on / off operation of the oscillation circuit operation switch OSCSW. The pulse of the oscillator starts or stops.

상기 발진 회로 동작 스위치(OSCSW)의 온/오프 동작은 도 1에서 보인 발생 회로 제어부로부터 발진 회로의 인에이블(Enable) 동작 및 디스에이블(Disable) 동작을 위한 제어신호에 따라 결정된다.The on / off operation of the oscillating circuit operating switch OSCSW is determined according to a control signal for enabling and disabling the oscillating circuit from the generating circuit controller shown in FIG. 1.

표 1은 16M 동기식 디램의 시스템 클럭 사이클 타임 스팩(System Clock Cycle Time Spec)의 일예를 나타낸 것으로, 카스 레이턴시(CAS Latency)가 가변됨에 따른 미니멈 사이클 타임(Minimum Cycle Time)의 변화를 보인 것이다.Table 1 shows an example of a System Clock Cycle Time Spec of the 16M synchronous DRAM, and shows a change in the minimum cycle time as the CAS Latency is varied.

상기 설명된 DDR SDRAM(Double Data Rate Synchoronous Dynamic Random Access Memory)에 쓰이는 종래 기술에 따른 고전압 펄스 발생 회로는 펌핑 동작에 따라 VPP 승압용 전원을 발생함에 있어서, 펌핑 회로의 내부 캐패시터에 인가되는 저주파 펄스가 외부 클럭의 변화에 무관하게 항상 일정한 주기를 가지게 되므로, 일정 시스템 클럭 사이클 타임(System Clock Cycle Time ; tCK)에서 카스 레이턴시(CAD Latency)가 가변함에 따라 미니멈 사이클 타임(Minimum Cycle Time)이 빨라지는 경우에도 일정한 VPP 승압용 전원을 발생하게 된다.The high voltage pulse generation circuit according to the prior art used in the above-described DDR Double Data Rate Synchoronous Dynamic Random Access Memory (SDRAM) generates a VPP boost power according to a pumping operation, so that a low frequency pulse applied to an internal capacitor of the pumping circuit is applied. Since there is always a constant period regardless of the change of the external clock, when the minimum cycle time is faster as the CAS Latency is variable at a constant System Clock Cycle Time (tCK) Also generates a constant power supply for VPP boost.

이 때문에 고속 동작되는 경우나, DDR 디바이스처럼 데이터가 동시에 다수 출력되는 경우에, 과부하에 의한 VPP 전원이 저하된다는 문제점이 있다.For this reason, there is a problem that the VPP power supply due to overload is lowered when high speed operation is performed or when a large amount of data is output at the same time as a DDR device.

본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, DDR SDRAM (Double Data Rate Synchoronous Dynamic Random Access Memory)에서 펌핑 동작에 따른 VPP 승압용 전원을 발생함에 있어서, 펌핑 회로의 내부 캐패시터에 인가되는 발진 저주파 펄스의 주기를 가변시킴으로써, 고속 동작되는 경우나 DDR 디바이스처럼 데이터가 동시에 다수 출력되는 경우에는 VPP 승압용 전원을 발생시키는 펌핑 능력을 강화하여 VPP 승압용 전원의 공급 능력을 향상시킬 뿐만 아니라, 저속 동작되는 경우에는 소비되는 전류를 절감시킬 수 있는 고전압 펄스 발생 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and in generating a VPP boost power supply according to a pumping operation in a double data rate synchoronous dynamic random access memory (DDR SDRAM), an oscillation low frequency applied to an internal capacitor of a pumping circuit. By varying the period of the pulse, in the case of high-speed operation or when a large number of data are output at the same time as a DDR device, the pumping capability of generating the VPP boosting power is enhanced to improve the supply capability of the VPP boosting power, as well as the low-speed operation. If the purpose is to provide a high voltage pulse generator circuit that can reduce the current consumed.

상기 목적을 달성하기 위한 본 발명에 따른 동기식 디램의 고전압 펄스 발생 회로의 특징은 펌핑 동작에 의해 승압용 전원을 발생시키는 동기식 디램의 고전압 펄스 발생 회로에 있어서, 펌핑 동작을 위해 임의로 설정된 주기를 갖는 펄스를 발진하는 발진 회로부와, 발진 회로부로부터 발진되는 펄스의 주기를 가변시키기 위한 제어 신호를 출력하는 카스 레이턴시 제어부(CAS Latency Control)를 포함하여 구성되는 것을 특징으로 한다.A characteristic of the high voltage pulse generating circuit of a synchronous DRAM according to the present invention for achieving the above object is a pulse having a period arbitrarily set for a pumping operation in a high voltage pulse generating circuit of a synchronous DRAM generating a boost power by a pumping operation. And a CAS Latency Control (CAS Latency Control) for outputting a control signal for varying the period of the pulse oscillated from the oscillating circuit portion.

바람직하게는 상기 발진 회로부가 홀수개의 다수 인버터와, 다수개의 pMOS와, 다수개의 트랜지스터로 구성되며, 상기 다수의 트랜지스터를 통해 각각 미리 설정된 주기를 갖는 펄스가 각각 발진된다. 여기서, 상기 다수의 트랜지스터는 동기식 디램에서 고속의 동작을 수행하는 경우와 저속의 동작을 수행하는 경우에 따라 각각 미리 설정된 주기의 펄스가 각각 발진된다.Preferably, the oscillation circuit portion is composed of an odd number of inverters, a plurality of pMOSs, and a plurality of transistors, and pulses having predetermined periods are respectively oscillated through the plurality of transistors. Here, the plurality of transistors are each oscillated with a pulse of a predetermined period in accordance with the case of performing a high-speed operation and a low-speed operation in the synchronous DRAM.

또한, 상기 카스 레이턴시 제어부(CAS Latency Control)는 임의의 모드 레지스터(Mode Register)에 의해 동기가 설정되는 카스 레이턴시(CAS Latency)에 따라 발진 회로부로부터 발진되는 펄스의 주기를 가변시키기 위한 제어 신호가 출력된다.In addition, the CAS latency control unit (CAS Latency Control) outputs a control signal for varying the period of the pulse oscillated from the oscillator circuit portion in accordance with the CAS latency is set by the arbitrary mode register (Mode Cas) do.

도 1은 종래 기술에 따른 동기식 디램의 고전압 펄스 발생 회로의 일부 구성을 나타낸 블록구성도.1 is a block diagram showing a part of a configuration of a high voltage pulse generator of a synchronous DRAM according to the prior art.

도 2는 종래 기술에 따른 고전압 펄스 발생 회로에 포함되는 발진 회로의 구성을 나타낸 도면.2 is a diagram showing a configuration of an oscillation circuit included in a high voltage pulse generation circuit according to the prior art.

도 3은 본 발명에 따른 동기식 디램의 고전압 펄스 발생 회로의 일부 구성을 나타낸 블록구성도.Figure 3 is a block diagram showing a part of the configuration of the high voltage pulse generator circuit of the synchronous DRAM according to the present invention.

도 4는 본 발명에 따른 고전압 펄스 발생 회로에 포함되는 발진 회로의 구성을 나타낸 도면.4 is a diagram illustrating a configuration of an oscillation circuit included in a high voltage pulse generation circuit according to the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

100 : 발진 회로부 200 : 펌핑 회로부100: oscillation circuit portion 200: pumping circuit portion

300 : 하이 레벨 감지부 400 : 로우 레벨 감지부300: high level detection unit 400: low level detection unit

500 : 카스 레이턴시 제어부 600 : 발생 회로 제어부500: cas latency control unit 600: generation circuit control unit

이하, 본 발명에 따른 동기식 디램의 고전압 펄스 발생 회로에 대한 바람직한 일 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a high voltage pulse generation circuit of a synchronous DRAM according to the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명에 따른 동기식 디램의 고전압 펄스 발생 회로의 일부 구성을 나타낸 블록구성도이다.3 is a block diagram showing a part of a configuration of a high voltage pulse generator of a synchronous DRAM according to the present invention.

도 3을 참조하여 설명하면, 본 발명에 따른 고전압 펄스 발생 회로의 구성은 종래와 동일한 구성을 가지며, 발진 회로부(10)로부터 발진되는 저주파 펄스의 주기를 가변시키기 위한 카스 레이턴시 제어부(CAS Latency Control)(50)를 포함하여 구성하게 된다.Referring to FIG. 3, the configuration of the high voltage pulse generator circuit according to the present invention has the same configuration as that of the related art, and a cas latency control unit for varying the period of the low frequency pulse oscillated from the oscillator circuit unit 10. It consists of 50.

상기 카스 레이턴시 제어부(CAS Latency Control)(50)는 모드 레지스터(Mode Register)(미도시)에서 동기 기능이 셋팅되며, 발신 회로부(10)가 카스 레이턴시(CAS Latency)에 동기되어 동작할 수 있도록 제어하게 된다.The CAS Latency Control 50 controls the synchronization function to be set in a Mode Register (not shown), and allows the originating circuit unit 10 to operate in synchronization with the CAS Latency. Done.

발진 회로부(10)로부터 카스 레이턴시 제어부(CAS Latency Control)(50)의 제어신호에 따라 카스 레이턴시(CAS Latency)에 동기된 저주파의 펄스가 발진되면, 기 발진된 저주파의 펄스가 펌핑 회로부(20)의 내부 캐패시터(미도시)에 인가됨으로써, 펌핑 회로부(20)의 펌핑(Pumping) 동작에 의해 VPP 승압용 전원을 발생시키게 된다. 기 발생된 VPP 승압용 전원은 메모리 셀 워드 라인부(70)와 출력 버퍼부(80)에 공급되는 VPP 전원으로 사용된다.When the low frequency pulse synchronized with the cas latency is oscillated according to the control signal of the cas latency control unit 50 from the oscillation circuit unit 10, the pulse of the low frequency frequency that has been oscillated is pumped circuit unit 20. By applying to the internal capacitor (not shown) of the, by the pumping (Pumping) operation of the pumping circuit unit 20 generates a VPP boost power. The generated VPP boosting power is used as the VPP power supplied to the memory cell word line unit 70 and the output buffer unit 80.

이 때, 하이 레벨 감지부(30)와 로우 레벨 감지부(40)는 각각 하이 레벨 센서(High Level Senser)와 로우 레벨 센서(Low Level Senser)를 이용하여 기 발생된 VPP 승압용 전원의 레벨을 감지하게 되는데, 기 발생된 VPP 승압용 전원의 레벨이 하이 레벨 센서의 기준치보다 크다고 감지되면 발생 회로 제어부(60)는 상기 발진 회로부(10)의 동작을 정지시키기 위한 디스에이블(Disable) 제어신호를 출력하고, 기 발생된 VPP 승압용 전원의 레벨이 로우 레벨 센서의 기준치보다 작다고 감지되면 발생 회로 제어부(60)는 인에이블(Enable) 제어신호를 출력하여 상기 발진 회로부(10)로부터 계속 저주파의 펄스를 발생시키도록 한다.In this case, the high level detector 30 and the low level detector 40 respectively use the high level sensor and the low level sensor to determine the level of the generated VPP boost power. If it is detected that the level of the generated VPP boost power is greater than the reference level of the high level sensor, the generation circuit controller 60 may provide a disable control signal for stopping the operation of the oscillation circuit unit 10. If it is detected that the generated level of the VPP boost power supply is smaller than the reference value of the low level sensor, the generation circuit controller 60 outputs an enable control signal to continuously generate low-frequency pulses from the oscillation circuit unit 10. To generate.

여기서, 상기 발생 회로 제어부(60)에서 출력되는 디스에이블(Disable) 제어신호는 발진 회로부(10)의 동작 스위치(OSCSW)를 오프(Off)시키고, 인에이블(Enable) 제어신호는 발진 회로부(10)의 동작 스위치(OSCSW)를 계속 온(On) 상태에 있게 한다.The disable control signal output from the generation circuit controller 60 turns off the operation switch OSCSW of the oscillation circuit unit 10, and the enable control signal is the oscillation circuit unit 10. Keep the operating switch (OSCSW) in the ON state.

도 4는 본 발명에 따른 고전압 펄스 발생 회로에 포함되는 발진 회로의 내부 구성을 개략적으로 나타낸 도면이다.4 is a diagram schematically illustrating an internal configuration of an oscillator circuit included in a high voltage pulse generator circuit according to the present invention.

도 4를 참조하여 설명하면, 홀수개의 다수 인버터(100)와 다수의 pMOS(200), 다수의 트랜지스터 Q1(300), Q2(400), Q3(500)로 구성되는 발진 회로는 카스 레이턴시 제어부(CAS Latency Control)(미도시)의 카스 레이턴시(CAS Latency)에 따른 제어신호에 의해 저주파 펄스가 발진되는 홀수단 인버터(100)의 경로(Path)를 달리하게 된다. 이에 따라 발진되는 저주파 펄스의 주기가 가변된다.Referring to FIG. 4, an oscillation circuit including an odd number of inverters 100, a plurality of pMOSs 200, a plurality of transistors Q1 300, Q2 400, and Q3 500 includes a cascade latency control unit. The path of the Hall means inverter 100 in which the low frequency pulse is oscillated by a control signal according to CAS Latency of CAS Latency Control (not shown) is changed. As a result, the period of the oscillating low frequency pulse is varied.

보다 상세하게 설명하자면, 동기식 디램의 저속 동작을 위한 카스 레이턴시(CAS Latency)의 경우는 카스 레이턴시 제어부(CAS Latency Control)(미도시)로부터 제어신호 LE1이 발진 회로에 입력되고, 이에 따라 트랜지스터 Q1(300)이 온(On)된다.In more detail, in case of CAS Latency for low-speed operation of the synchronous DRAM, the control signal LE1 is input to the oscillation circuit from the CAS Latency Control (not shown). 300 is On.

트랜지스터 Q1(300)이 온(On)됨에 따라 경유하는 홀수단 인버터(100)의 경로가 길어지게 되므로 장주기의 저주파 펄스를 발진하게 된다.As the transistor Q1 300 is turned on, the path of the hall means inverter 100 passing through the transistor Q1 300 becomes long, thereby oscillating a low frequency pulse of a long period.

반대로, 동기식 디램의 고속 동작을 위한 카스 레이턴시(CAS Latency)의 경우는 카스 레이턴시 제어부(CAS Latency Control)(미도시)로부터 제어신호 LE3이 발진 회로에 입력되고, 이에 따라 트랜지스터 Q3(500)이 온(On) 된다.On the contrary, in case of CAS Latency for high-speed operation of the synchronous DRAM, the control signal LE3 is input to the oscillation circuit from the CAS Latency Control (not shown), thereby turning on the transistor Q3 500. (On) is turned on.

트랜지스터 Q3(500)이 온(On)됨에 따라 경유하는 홀수단의 인버터(100)의 경로가 짧아지게 되므로 단주기의 저주파 펄스를 발진하게 된다.As the transistor Q3 500 is turned on, the path of the inverter 100 of the hole means passing through is shortened, thereby generating a short period low frequency pulse.

따라서, 고속 동작시에는 발진 주파수가 빠르므로 펌핑 능력이 향상되어 VPP 전원이 강화되며, 저속 동작시에는 발진 주파수가 느리므로 펌핑 능력은 저하되나 소비 전류가 감소될 수 있다.Therefore, in the high speed operation, the oscillation frequency is fast, so the pumping capability is improved, and the VPP power supply is enhanced. In the low speed operation, the oscillation frequency is slow, the pumping capability is reduced, but the current consumption can be reduced.

본 발명에 따른 동기식 디램의 고전압 펄스 발생 회로는 출력 버퍼처럼 고속 동작되는 경우나 DDR 디바이스처럼 데이터가 동시에 다수 출력되는 경우에는 펌핑 회로의 내부 캐패시터에 빠른 저주파 펄스를 공급함으로써, VPP 승압용 전원을 발생시키는 펌핑 능력을 강화되어 VPP 승압용 전원의 공급 능력이 향상되며, 저속 동작되는 경우에는 느린 저주파 펄수를 공급함으로써, 소비되는 전류가 감소된다는 효과가 있다.The high voltage pulse generation circuit of the synchronous DRAM according to the present invention generates a power supply for boosting VPP by supplying a fast low frequency pulse to an internal capacitor of a pumping circuit when a high speed operation such as an output buffer or a large number of data is output simultaneously, such as a DDR device. The pumping ability is enhanced to improve the supply capacity of the power supply for the VPP boost, and when the low speed operation is performed, the low current pulses are supplied to reduce the current consumed.

Claims (4)

펌핑 동작에 의해 승압용 전원을 발생시키는 동기식 디램의 고전압 펄스 발생 회로에 있어서,In the high voltage pulse generation circuit of a synchronous DRAM which generates a boosting power supply by a pumping operation, 상기 펌핑 동작을 위해 임의로 설정된 주기를 갖는 펄스를 발진하는 발진 회로부와;An oscillation circuit section for oscillating a pulse having a period set arbitrarily for the pumping operation; 상기 발진 회로부로부터 발진되는 펄스의 주기를 가변시키기 위한 제어 신호를 출력하는 카스 레이턴시 제어부(CAS Latency Control)를 포함하여 구성되는 것을 특징으로 하는 동기식 디램의 고전압 펄스 발생 회로.And a CAS Latency Control unit for outputting a control signal for varying a period of the pulse oscillated from the oscillation circuit unit. 제 1 항에 있어서, 상기 발진 회로부는 홀수개의 다수 인버터와, 다수개의 pMOS와, 다수개의 트랜지스터로 구성되며, 상기 다수의 트랜지스터를 통해 각각 미리 설정된 주기를 갖는 펄스가 각각 발진되는 것을 특징으로 하는 동기식 디램의 고전압 펄스 발생 회로.The synchronous circuit according to claim 1, wherein the oscillating circuit part comprises an odd number of inverters, a plurality of pMOSs, and a plurality of transistors, and pulses having predetermined periods are respectively oscillated through the plurality of transistors. High voltage pulse generation circuit of DRAM. 제 2 항에 있어서, 상기 다수의 트랜지스터는 상기 동기식 디램에서 고속의 동작을 수행하는 경우와 저속의 동작을 수행하는 경우에 따라 각각 미리 설정된 주기의 펄스를 각각 발진하는 것을 특징으로 하는 동기식 디램의 고전압 펄스 발생 회로.The high voltage of the synchronous DRAM according to claim 2, wherein each of the plurality of transistors oscillates a pulse having a predetermined period, respectively, according to a case of performing a high speed operation and a low speed operation of the synchronous DRAM. Pulse generating circuit. 제 1 항에 있어서, 상기 카스 레이턴시 제어부(CAS Latency Control)는 임의의 모드 레지스터(Mode Register)에 의해 동기가 설정되는 카스 레이턴시(CAS Latency)에 따라 상기 발진 회로부로부터 발진되는 펄스의 주기를 가변시키기 위한 제어 신호를 출력하는 것을 특징으로 하는 동기식 디램의 고전압 펄스 발생 회로.The method of claim 1, wherein the CAS Latency Control (CAS Latency Control) is to vary the period of the pulse to be oscillated from the oscillator circuit in accordance with the CAS Latency is set synchronization by any mode register (Mode Register) A high voltage pulse generation circuit of a synchronous DRAM, characterized in that for outputting a control signal.
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