KR100261938B1 - 통신 스위치 - Google Patents

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KR100261938B1
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로날드 제이 캐니프
토마스 로이드 힐러
로날드 앤쏘니 스팽크
죤 죠셉 2세 스태너웨이
알렉스 로렌스 비르즈비키
메이어 죠셉 졸라
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엘리 와이즈
루센트 테크놀러지스 인크
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Abstract

개량된 통신망 스위치는 각각 5 바이트 헤더와 48 바이트 페이로드를 포함하는 ATM 셀을 분해 및 구성하기 위해 시간 슬롯 교환기 설비를 사용한다. 페이로드는 가상 48 채널 전송 설비의 호 연결의 잠정적으로 한정된 셋트로부터의 데이터를 포함하고, 스위치는 대응 수신된 복합 ATM 셀을 분해하기 위해서 TSI의 동작을 지시하는 다수의 레코드를 포함하는 셀 헤더 디코더를 포함한다. 셀이 호 연결 서비스에 할당될 때에, 스위치는 셀 헤더 디코더내의 유휴 레코드를 선택하고 초기화한다.
ATM 라인으로의 전송을 위해서 복합 ATM 셀을 구성하는 목적을 위해서, 셀 헤더와 페이로드 데이터는 셀에 현재 할당된 시간 슬롯 동안에 셀에 의해 서비스되는 호 연결에 할당된 메모리 위치로부터 판독된다.

Description

통신 스위치
본 발명은 비동기 데이터 설비, 즉, 비동기 전송 모드(ATM) 설비와, 동기 설비, 즉, T1 캐리어, Sonet/NCT 설비 사이의 통신용 스위치에 관한 것이다.
모든 형태의 네트워크 스위치 사이에서 고용량 데이터 전송 시스템상에서의 직접 전송에 대한 관심이 매우 크다. 본 논의의 목적인 스위치는 더욱 큰 스위치의 스위치 모듈, PBX,독립 엔드 오피스 스위치 및 네트워크 액세스 스위치이다.
그러한 필요의 예로서, 종래기술의 톨 네트워크는 탄뎀 호출에 서비스하고, 공중 교환 전화망(PSTN)의 엔드 스위치에의 톨 네트워크 액세스를 제공하는 비싼 톨 스위치로 구성되었다. 그러한 장치에 대한 대체적 장치로서, 1994년 9월 6일 허여된 미국 특허 제5,345,446호는 PSTN의 여러 쌍의 액세스 스위치들 사이에서 디지털화된 음성 및 디지털화된 데이터 신호를 통신하기 위해서 비동기 전송 모드(ATM) 셀 또는 ATM형 셀의 사용을 제안한다. 그러한 통신은 네트워크를 통한 영구적 가상 회로(PVC)에 의해 제공되었다. 영구적 가상 회로는 오피스 사이의 통화의 기능으로서 동작되고 중지된다. 제안된 ATM 전송 표준은 데이터를 시간 프레임, 즉, 125 미이크로초의 시간 프레임의 독립 셀로 팩킹한다. 셀은 어떠한 프레이밍 신호가 없어도 직렬 전송되고, 125 마이크로초 주기내의 셀의 수는 ATM 전송 설비의 대역에 의존한다. 미국 특허 제4,345,446호의 종래기술의 예에서, 각각의 셀은 길이가 53 바이트이고, 5 바이트 헤더와 48 바이트 페이로드를 포함한다. DSO 채널의 경우에, DSO 64 킬로비트/초 PCM 신호의 경우에, 48 바이트 페이로드의 각각의 바이트는 다른 PCM 채널의 샘플 신호를 갖는다. 셀내의 다수의 바이트, 즉, 셀내의 6 바이트를 384 킬로비트/초 채널에 할당하므로써, 더욱 높은 레이트의 PCM 채널이 그러한 셀내에 수용될 수 있다. 유사하게, 샘플을 교대적 125 마이크로초의 주기내에 전송하므로써, 더욱 낮은 레이트의 PCM 채널이 수용될 수 있다. 5 바이트 헤더는 네트워크내의 특정 영구적 가상 접속(PVC)을 식별하고, 서비스되고 있는 호에 페이로드 바이트를 할당한다.
통신망 엔드 포인트 사이에서, 즉, 5ESSR스위치의 스위치 모듈 사이에서, 또한 엔드 오피스 사이에서 ATM 셀을 통신하는데 있어서 당면하는 문제는 ATM 채널 설비들 사이와, ATM 채널과 네트워크 액세스 스위치에 의해 서비스되는 여러 가지 포맷된 동기 PCM 채널 사이에서 페이로드 데이터의 선택적 실시간 전송을 허용하기 위해서 ATM 셀을 구성 및 분해하는 것이다. 미국 특허 제5,345,446호는 공통 광대역 플랫폼에 연결된 SONET/ATM 링크와 디지털 액세스 스위치에 연결된 네트워크 콘트롤 및 타이밍(NCT) 링크 사이에서의 비동기 전송 모드 인터페이스 유닛(ATMU)의 사용을 보여준다. 그러면, NCT 링크는 연결된 액세스 스위치의 시간 슬롯 교환 설비를 통해서 다른 PCM 설비, 즉, DSO 설비, DSI 설비와 통신한다. 이러한 종래기술의 장치에서, ATM 셀과 동기 PCM 채널 사이의 통신은 양쪽 방향의 통신에서 포맷의 이중 변환을 요구하며, 부수적 전송 지연을 발생시킨다.
본 발명에 따라서, 디지털 스위치는 향상된 시간 슬롯 교환 설비내에서 ATM 셀을 구성 및 분해한다. 여러 쌍의 스위치 사이에서 연결 제어 신호를 교환할 때에, 시간 슬롯 교환 메모리내의 한 셋트의 위치가 각각의 활성화된 복합 ATM 셀의 페이로드의 바이트에 "잠정적으로" 할당된다. 그러한 메모리 할당은 호 연결 서비스로부터 ATM 셀을 활성화하고 해제하여 변경된다. 이러한 동작은 다중 채널, 즉, PSTN의 오피스 사이의 T1 캐리어 설비의 설치 및 제거에 대응된다. 호 연결에 페이로드 바이트를 할당하는 것은 호 연결에 동기 채널 설비를 할당하는 것에 대응된다.
또한, 본 발명에 따라서, 부가된 특징으로서의 스위치는 ATM 셀과 동기 PCM 신호 채널 사이 및 다른 ATM 설비의 셀 사이의 스위칭된 통신을 제공한다.
양호하게, 본 발명에 따라서, 스위치는 네트워크의 통신의 엔드 포인트내에서 서비스할 수 있다. 예로서, 스위치는 5ESSR코뮤니티의 스위치 모듈, PBX, 독립 로컬 스위치 및 네트워크 액세스 스위치로서 사용될 수 있다.
양호하게, 본 발명에 따라서, ATM 셀은 최소의 하드웨어, 중요하게는 최소의 전송 시간 지연을 가지고 경제적으로 프로세스된다.
도1은 ATM 셀을 핸들링하기 위한 가능한 종래의 네트워크 구성을 도시하는 블록도.
도2는 도1의 종래기술의 액세스 스위치에 의해 서비스되는 신호의 형태의 개략도.
도3은 도1의 종래기술의 SONET/ATM 신호 전송망의 블록도.
도4는 종래기술에서의 ATMU의 위치를 나타내는 블록도.
도5는 종래기술의 ATMU의 개략도.
도6은 종래기술의 ATM 프레임의 구성을 도시하는 개략도.
도7은 일정 비트율(CBR) 및 가변 비트율(VBR)에 할당된 셀의 개략도.
도8은 본 발명에 따른 개량된 디지털 스위치의 블록도.
*도면의 주요부분에 대한 부호의 설명*
1; 액세스 스위치 2; 로컬 스위치
3,4; 경로 ID 10; SONET/ATM 신호 전송망
801; 스위치 모듈 프로세서 802; 메시지 핸들러
803 내지 806 인터페이스 820; 시간 슬롯 교환기
830,831,832; 데이터 RAM
종래기술
도1 내지 도7은 미국 특허 제5,345,446호에 기술된 종래기술의 장치에 과련되며, 도8은 본 발명에 따라서 음성 및 데이터 연결을 서비스하는 복합 ATM 셀을 구성 및 분해하는 예시적 개량된 시간 슬롯 교환 설비의 개략도이다.
도1에서, 통신망은 관련 로컬 스위치(2)를 서비스하는 다수의 액세스 스위치(1)를 포함한다. 도2에서 보듯이, 종래기술의 액세스 스위치(1)는 SONET 신호, T-반송파 신호 및 라인 신호에 의해 로컬 스위치(2)와 통신하며, 경로(6)상에서 SONET/ATM 신호에 의해 신호 전송망(10)과 통신한다. 또한, SONET/ATM 링크(5)상에서 액세스 스위치(1) 사이의 직접 통신이 있다. 도1에서, 메시지(3,4)는 액세스 스위치(1)와 관련된 한쌍의 ATMU(540)(도4 참조) 사이의 셋업 및 승인 데이터의 교환을 도시한다. 발신지의 액세스 스위치의 ATMU로부터의 메시지(3)는 소스 및 목적지 당사자의 아이덴티티와 호에 사용될 PVC의 식별을 가지며, 메시지(4)는 경로의 이이덴티티를 확인하는 목적지 스위치로부터 소스 스위치로의 승인 메시지이다.
도3은 도1의 전송망(10)의 블록도이다. 도4는 도1의 전송망(10)의 액세스 m스위치(1)와 공통 광대역 스위치(550) 사이의 ATMU(540)의 위치를 도시하며, 도5는 도4의 ATMU의 블록도이다. 도5의 ATMU에서, 액세스 스위치(517)의 시간 슬롯 교환 유닛으로부터의 NCT 신호는 라인 Proc 유닛(661,662)의 출력에서 SONET/ATM 신호로서 전송되는 ATM 신호의 셀로 변환된다.
도6은 ATM 신호의 한 프레임내의 다양한 셀 내용의 예를 도시하며, 도7은 도6의 예시적 프레임내의 CBR 셀과 VBR 셀의 구성을 도시한다.
본 발명
본 발명의 설명의 목적을 위해서, 도8은 ATM 설비와 동기 채널 설비 사이와, 스위치에 서비스되는 ATM 설비들 사이의 직접 통신을 제공하는 목적을 위해서 ATM 또는 ATM형 채널의 셀을 구성 및 분해하도록 배열된 디지털 엔드포인트 스위치를 도시한다.
단지 예로서, 도8의 스위치는 본 발명에 따라서, 수정된 5ESS 스위치 모듈일 수 있다. 5ESS 스위치 모듈 패밀리는 AT＆T에 의해 제조되었고, AT＆T 테크니컬 저널, 볼륨 64, 넘버 6, 파트2, 1985년 7월-8월, 페이지 1305-1564에 기술되었다. 5ESS 스위치 모듈은 스위치 모듈 프로세서(SMP)(801)와, 메시지 핸들러(MH)(802)와, 시간 슬롯 교환기(TSI)(820)와, 채널(808)에의 PCT/NCT 인터페이스(805)와 주변 채널(809)에의 PIDB 인터페이스(806)를 포함하는 다수의 동기 채널 인터페이스를 포함한다. 도8에는 도시되지 않았으나, 다른 동기 채널 설비, 즉, T1 설비들이 각각의 인터페이스 회로를 경유하여 TSI(820)에 의해 서비스된다. ATM 링크 인터페이스(804)는 ATM 채널과의 통신을 제공하기 위해서 본 발명에 따라서 부가되었다. 콘트롤 인터페이스(803)는 메시지 핸들러(802)와 인터페이스(804,805,806) 사이의 통신을 제공한다. 동기 인터페이스 회로(805,806)는 입력 메시지에 대하여 직렬 병렬 변환을 제공하고, 병렬 직렬 변환은 출력 신호, 즉, 채널(808,809)로의 출력 신호에 대하여 변환기(835)에 의해 제공된다. 동기 채널의 각각의 경우에, 그러한 채널상에서의 라운드 트립 전송 지연은 프레임 주기의 배수, 즉, 125 마이크로초의 배수이다. 각각의 인터페이스(804 내지 809)는 각각의 형태의 많은 인터페이스일 수 있다.
도8의 스위치에 의해 서비되는 동기 채널 설비는 다른 데이터율을 가지지만, 그 설비들은 125 마이크로초의 공통 프레임 주기를 공유한다. 예로서, DSO 채널은 64 킬로비트 단일 채널 신호이고, DS1 신호는 24개의 DSO 신호들로 구성되며, NCT 신호는 64 킬로비트/시간 슬롯의 512개의 시간 슬롯을 포함하고, PIDB 채널은 64 킬로비트/시간 슬롯의 32개의 시간 슬롯을 포함한다. 어떠한 주어진 형태의 도익 신호, 즉, DSI 신호에 대해서도, 각각의 시간 슬롯은 프레임내에서 다른 슬롯에 대해 불변의 위치를 가진다. 링크(807)상에 도착하는 ATM 채널의 셀들에 대해서는 상기 사실이 적용되지 않는다. ATM 설비는 그 특정 ATM 설비에 대해 고정된 클럭하에서 작동하지만, 125 마이크로초 시간 프레임내의 셀의 실제 위치는 고정되지 않으며, 동일한 헤더를 가진 하나 이상의 셀이 한 프레임내에 도착할 수 있으며, 그러한 셀은 다음 프레임내에 도착할 수 없다. 더욱이, ATM 설비상에는 이산적 프레임 신호는 없다. 본 발명의 개량된 TSI(820)는 ATM 셀과 동기 PCM 신호 채널 사이와, 다른 ATM 설비의 셀들 사이와, ATM 셀들 가운데의 스위칭된 통신을 제공한다. 이러한 서비스를 제공함에 있어서, 본 발명의 개량된 TSI는 동기 채널 설비와 본 발명에 의해 지지되는 ATM 설비의 동기 고정된 타이밍 요구 사이를 보상한다.
셀 페이로드의 각각의 바이트는 진행중인 호의 샘플을 나타내기 때문에, 호 연결에 대한 바이트의 할당은 호 연결의 발신지와 목적지를 동적으로 따른다.
종래기술에서, 여러 가지 동기 채널 설비의 시간 슬롯 사이의 선택적 통신은 시간 슬롯 교환기(TSI)(820)의 동작을 통해서 수행된다. 5ESS 스위치의 예에서, TSI는 30,000을 초과하는 시간 슬롯내에서 동작하며, 각각의 시간 슬롯은 "메모리 기록"과 "메모리 판독"으로 분할된다. 동기 채널의 경우에, 메모리내의 여러 셋트의 연속적 위치는 동기 채널 설비, 즉, PCT 채널 설비(808)가 서비스할 때에 신호 채널의 시간 슬롯에 할당된다. 시간 슬롯 교환기(820)는 스위치 모듈 프로세서(801)와 메시지 핸들러(802)의 제어하에 동일하거나 또는 다른 대역폭의 동기 채널 설비 사이의 PCM 샘플의 통신을 제공한다.
액세스 스위치 사이의 호 셋업 정보의 교환은 인터-스위치 통신의 개시 및 종료에 필수적이지만, 교환의 방법은 본 발명을 이해하는데에 필수적인 것은 아니다. 종래기술에서, 인터-오피스 연결은 SS7 신호망의 노드 사이의 포맷된 제어 메시지의 교환에 의해 설정되며, 인트라 스위치 호는 발신측으로부터 수신된 신호로부터 구성된다. 본 발명의 예에서, 호 발신 및 종료 정보는 SS7망상에서 통상적인 과정으로 교환되는 것으로 가정되며, 주어진 어떤 순간에도 도8의 스위치 모듈 프로세서(801)은 스위치를 통해 진행중인 호의 완전한 기록을 갖는다.
종래기술에서와 같이, 입력 PCM 음성 또는 데이터 샘플은 샘플이 도착될 때에 할당된 시간 슬롯 동안에 각각의 영구적으로 할당된 메모리 위치로 선형적으로 기록되며, 기억된 샘플은 각각의 당사자에게 할당된 시간 슬롯 동안에 서비스되는 연결로 선택적으로 판독된다. 따라서, 한 접속에 두 당사자가 있는 경우에, 제1 당사자의 음성 샘플은 그 당사자에 할당된 시간 슬롯 동안에 메모리내에 기억되고, 기억된 샘플은 제2 당사자에 할당된 시간 슬롯 동안에 선택적으로 판독된다. 제2 당사자가 개시하는 샘플에 대해서도 동일하다.
종래기술에서, TSI(820)의 메모리는 2개의 데이터 RAM, 즉, 데이터 RAM(830)과 데이터 RAM(831)을 포함한다. 각각의 RAM내의 메모리 위치의 수는 스위치 프레임의 시간 주기내의 시간 슬롯의 수에 대응된다. 한 프레임 주기동안에, 즉, 제1 125 마이크로초 프레임 동안에, 데이터 샘플은 데이터 RAM(830)내에 기억되며, 그 프레임 동안에 데이터 샘플은 데이터 RAM(831)로부터 선택적으로 판독된다. 다음 프레임 동안에, RAM(830,831)의 역할은 역전된다.
본 발명에 따라서, ATM 셀의 구성 및 분해는 도8의 시간 슬롯 교환기(82)의 기능에 부가된다.
도8에서 보이듯이, 제3 데이터 RAM(832)은 ATM 링크(807)상의 샘플의 도착 시간내의 가능한 "지터(jitter)"를 수용하도록 종래기술의 스위치에 부가되었다. PCM 샘플의 도착 시간의 가능한 변화는 상호접속 ATM망을 통한 전송에서의 패킷의 지연의 통계적 분포에 기인한다. 시뮬레이션을 통해서 125 마이크로초 프레임 주기보다 적은 것으로 발견된 지연의 그러한 변화는 프레임에 따라 발생할 수 있다. 따라서, ATM 채널에 대한 2개의 샘플이 단일 TSI 프레임내에 수신될 수 있고, 다른 프레임내에서 동일한 채널 설비에 대하여 샘플이 없을 가능성도 있다. 제3 데이터 RAM이 없는 경우에, 프레임의 제1 또는 제2 샘플은 손실되고, 데이터를 포함하는 셀의 경우에, 아날로그 신호와 대조적으로, 그러한 데이터의 손실은 허용불가할 것이다. 제3 데이터 RAM은 수신된 ATM 신호의 분해의 경우에만 요구되며, 그러한 신호의 구성에는 요구되지 않는다. 도8의 메모리 장치에서, 예로서 연속적 프레임의 데이터는 RAM(831,832,830)내에 순차적으로 기록되며, 그 프레임내에서 RAM(830,831,832)로부터 각각 판독된다.
본 발명에 따라서, 메시지 핸들러(802)와 스위치 모듈 프로세서(801)는 TSI RAM내의 한 셋트의 메모리 위치를 각각의 ATM 셀의 바이트에 동적으로 할당하며, 그러한 할당은 그러한 셀의 데이터 헤더로 조정된다. 셀 페이로드의 바이트는 스위치를 통해서 호 연결에 개별적으로 할당된다. 셀 헤더 디코더(850)는 따라서 각각의 프레임내의 올바른 메모리 위치로의 입력 셀의 바이트의 기록을 지시할 수 있고, 스위치 모듈 프로세서(SMP)(801)는 요구된 통신 경로를 유효하게 하기 위해서 RAM(830,831,832)로부터의 데이터의 선택적 판독을 지시한다. 예로서, 입력 셀이 48 바이트의 페이로드를 포함하면, 헤더 데이터의 디코딩은 RAM(830,831,832)중의 한정된 RAM내의 어느 48개의 메모리 위치가 수신된 샘플을 위해 유용하게 잠정적으로 사용되어야 하는지를 한정한다. 또한, 메시지 핸들러(802)와 SMP(801)는 연결의 수신측에 할당된 시간 슬롯 동안에 할당된 메모리 위치내의 샘플을 선택적으로 판독하기 위해서 메모리 할당 정보를 사용한다. ATM 셀은 TSI(820)의 이용가능한 시간 슬롯 동안에 잠정적으로 할당된 메모리 위치로 셀의 페이로드 데이터 바이트를 선택적으로 기록하므로써 분해되며, 그 데이터는 수신측의 시간 슬롯 동안에 선택적으로 판독된다.
ATM 라인의 출력 셀내에 포함되어야 할 셀 헤더와 호 데이터는 스위치 모듈 프로세서(801)의 제어하에 출력 셀에 잠정적으로 할당되는 메모리 위치에 대응되는 시간 슬롯 동안에 메모리(830,831,832)로부터 선택적으로 판독된다. 따라서, ATM 셀은 시간 슬롯 교한기(82)의 연산을 통해서 구성된다.
데이터 RAM(830,831,832)에 데이터를 기록하고 또한 그로부터 판독하는 것은 기록의 경우에는 어드레스 RAM(854)내의 어드레스 데이터의 제어하에 이루어지고, 판독의 경우에는 어드레스 RAM(863)내의 어드레스 데이터의 제어하에 이루어진다.
동기 데이터 설비, 즉, PCT/NCT 설비(808)로부터 샘플을 선형적으로 기록하기 위한 어드레스는 프레임 카운터(86))에 의해 발생된다. 그러한 어드레스는 RAM(830,831,832)중에서 현재 사용되는 것과, 서비스되고 있는 동기 채널 설비에 할당된 메모리 위치를 한정한다. 프레임 카운터(860)의 출력 신호는 경로(852)와 MUX(853)상에서 RAM(854)에 제공된다.
데이터 샘플의 지시된 판독을 위한 어드레스는 RAM(830,831,832)중의 현재 사용된 것을 한정하는 프레임 카운터(860)의 출력 신호에 의해 형성되며, 특정 메모리 위치 어드레스 데이터는 경로(862)상에서 스위치 모듈 프로세서(801)에 의해 제공된다.
본 발명에 따라서, 각각의 라인의 셀의 헤더와 페이로드에 시간 슬롯의 셋트를 잠정적으로 할당하고, 그러한 셀을 분해하기 위해서 각각의 셀로부터 메모리내로 데이터를 선택적으로 기록하며, 그 후에 출력 페이로드를 구성하기 위해서 다른 링크의 셀에 할당된 시간 슬롯 동안에 메모리 위치로부터 저장된 데이터를 선택적으로 판독하므로써, ATM 라인 사이에서 음성과 데이터를 교환하는 것이 가능하다. 각각의 출력 셀을 위한 셀 헤더는 셀 페이로드 데이터와 함께 저장된 헤더 목적지로부터 도출될 수 있다.
도8에서, ATM 링크 인터페이스(804)는 경로(828,821)상에서 링크(807)로부터 셀 헤더 디코더(850)으로 ATM 신호를 통신하며, 경로(828,822)상에서 그러한 신호를 MUX(826)로 통신한다. 예로서, 경로(851)상의 디코더(850)의 출력은 RAM(830,831,832)중의 하나를 한정하고, 입력 ATM 셀의 페이로드의 바이트를 기록하기 위한 메모리 위치의 셋트를 찾기 위한 인덱스 값을 제공하고, 경로(856)상의 채널 카운터(858)는 할당된 메모리 위치를 통해 페이로드 바이트의 기록을 지전시키는 작용을 한다.
셀 헤더 디코더(850)의 제공에 추가하여, ATM 셀 페이로드 데이터의 선택적 기록은 경로(851), MUX(853), 기록용 어드레스(854), 채널 카운터(858), 경로(856), 스위치 모듈 프로세서(801)와 어드레스 RAM(854) 사이의 어드레스 데이터 의 통신을 위한 경로(855)와, 경로(865)를 추가하므로써 달성된다.
셀 헤더 디코더(850)는 호 연결 서비스에 할당될 수 있는 복합 ATM 셀의 최대 수에 대응하는 다수의 데이터 레코드를 포함하는 테이블 루크업 데이터 베이스로서 간주될 수 있다. 각각의 데이터 레코드는 셀 헤더값, 메모리 오프셋트 값, 모듈로 3 카운터를 포함한다. 개념적으로 말하면, 그러한 각각의 레코드는 가상 채널 설비(48)를 한정한다.
ATM 셀이 호 연결 서비스에 할당될 때에, 경로(859)상의 SMP(801)는 디코더(850)내의 유휴 레코드를 선택하고, 선택된 레코드내에 셀 헤더와 메모리 어드레스 오프셋 값을 기록하며, 카운터의 값으로 하여금 다음에 판독될 RAM(830,831,832)중의 하나의 아이덴티티에 대응되도록 셋팅되게 하며, 경로(859)상에서 RAM(830,831,832)내의 디코더(850)의 현재의 레코드에 할당된 동일한 어드레스 위치에 셀 헤더 바이트를 기록한다. ATM 셀 헤더와 대응 페이로드 데이터는 도착시에 ATM 링크 인터페이스(804)내에 버퍼링되고, 셀 헤더는 유휴 시간 슬롯 동안에 디코더(850)로 보내어진다. 그 후에, 경로(856)상에서 채널 카운터(858)로부터 수신된 카운트의 제어하에, 동일한 셀의 페이로드의 48 바이트는 현재의 디코더 레코드의 모듈로 3 카운터내의 현재의 값에 의해 식별되는 RAM(830,831,832)내에 기록된다. SMP(801)는 경로(893)상에서 셀 헤더 데이터가 RAM에 입력되었음을 입증한다. 각각의 셀 헤더값이 디코더(850)에 의해 수신되었을 때에, 대응 모듈로 3 카운터는 그 셀 헤더값의 다음 수신을 준비하기 위해 1 만큼 증가된다. 따라서, 각각의 셀 헤더의 페이로드는 셀 도착되는 125 마이크로초 시간 주기와 무관하게 RAM(830,831,832)중의 올바른 것에 기록된다.
비록, 시스템 클럭(890)으로부터 도8의 요소로의 연결은 도면에 특정하게 도시되지는 않았지만, 도8의 동작은 시스템 클럭에 동기된다.
본 발명에 따라서, 디지털 스위치는 향상된 시간 슬롯 교환 설비내에서 ATM 셀을 구성 및 분해한다. 또한, 부가된 특징으로서의 스위치는 ATM 셀과 동기 PCM 신호 채널 사이 및 다른 ATM 설비의 셀 사이의 스위칭된 통신을 제공한다. 또한, 스위치는 네트워크의 통신의 엔드 포인트내에서 서비스할 수 있다. 예로서, 스위치는 5ESS 코뮤니티의 스위치 모듈, PBX, 독립 로컬 스위치 및 네트워크 액세스 스위치로서 사용될 수 있다. 또한, ATM 셀은 최소의 하드웨어, 중요하게는 최소의 전송 시간 지연을 가지고 경제적으로 프로세스된다.

Claims (7)

  1. 통신 채널에 대응되는 데이터 신호를 전송 및 수신하기 위한 데이터 신호 입출력 포트 수단(807,808,809)과,
    시간 슬롯 교환기 수단(820)을 포함하며,
    상기 시간 슬롯 교환기 수단(820)은
    스위치 프레임 시간 주기와, 상기 프레임 주기내의 시간 슬롯 주기와, 각각의 시간 슬롯 주기내의 제어 시간을 한정하는 신호를 발생시키기 위한 수단(890,857)과,
    스위치 프레임 주기내의 시간 슬롯 주기의 수에 대응되며 개별적으로 상기 시간 슬롯 주기에 할당되는 다수의 어드레스 가능한 메모리 위치를 각각 포함하는 제1 및 제2 시간 슬롯 메모리(830,831)를 포함하는 메모리 수단과,
    상기 스위치에 의해 서비스되는 통신의 채널 사이의 통신 경로를 설정하기 위해 상기 입출력 포트 수단과 상기 시간 슬롯 메모리 사이의 데이터 신호를 교환하기 위해 상기 시간 슬롯 교환기 수단을 선택적으로 제어하기 위한 제어수단(801,802)을 포함하는 통신 스위치에 있어서,
    상기 신호 입출력 포트 수단중의 한 수단(807)은 통신 채널에 할당된 개별 셀 헤더와 다중 바이트 페이로드를 각각 포함하는 데이터의 독립적 셀을 포함하는 비동기 신호를 전송 및 수신하는 수단을 포함하고,
    상기 제어수단(801,802)은 상기 시간 슬롯 메모리의 메모리 위치를 상기 독립 셀의 페이로드 바이트에 할당하는 수단과, 상기 페이로드 데이터를 상기 할당된 메모리 위치에 기록하는 것을 조절하기 위한 신호를 발생시키기 위한 셀 헤더 디코딩 수단을 포함하는 것을 특징으로 하는 통신 스위치
  2. 제1항에 있어서, 상기 신호 입출력 포트 수단중의 다른 수단(808,809)은 상기 고정된 프레임 시간 주기내에 발생하는 통신 채널에 대응하는 동기 데이터 신호를 전송 및 수신하기 위한 수단을 포함하는 것을 특징으로 하는 통신 스위치
  3. 제1항에 있어서, 상기 메모리 수단은 스위치 프레임 주기내의 시간 슬롯 주기의 수에 대응되며 개별적으로 상기 시간 슬롯 주기에 할당되는 다수의 어드레스 가능한 메모리 위치를 포함하는 제3 시간 슬롯 메모리를 부가로 포함하며,
    상기 제어수단(801,802)은 연속 스위치 프레임 시간 주기에서, 데이터를 상기 제2, 제3 및 제1 메모리내에 연속적으로 기록하고, 상기 연속 스위치 프레임 주기 동안에 상기 제1, 제2 및 제3 메모리로부터 데이터를 연속적으로 판독하고,
    상기 제어수단은 상기 하나의 입출력 포트 수단에서 단일 스위치 프레임 주기 동안에 동일 헤더를 가진 2개의 셀의 수신을 검출하기 위한 수단과, 상기 단일 프레임 주기내에서 사용되는 메모리에 뒤따르는 시간 슬롯 메모리내에 나중에 도착하는 셀의 페이로드 데이터를 기록하는 수단을 포함하는 것을 특징으로 하는 통신 스위치
  4. 제2항에 있어서, 상기 제어수단(801,802)은 상기 비동기 및 동기 데이터 신호에 의해 표시되는 통신 채널 사이에서 통신 경로를 선택적으로 설정하는 것을 특징으로 하는 통신 스위치
  5. 제1항에 있어서, 상기 비동기 신호는 비동기 전송 모드 신호를 포함하는 것을 특징으로 하는 통신 스위치
  6. 고정 시간 주기 프레임내에 발생하는 통신 채널에 대응되는 데이터 신호를 전송 및 수신하기 위한 적어도 하나의 신호 입출력 포트 수단(808,809)과,
    스위치 프레임 시간 주기와, 상기 프레임 주기내의 시간 슬롯 주기와, 각각의 시간 슬롯 주기내의 제어 시간을 한정하는 신호를 발생하기 위한 수단(890,857)과,
    시간 슬롯 교환기 수단(820)을 포함하며,
    상기 시간 슬롯 교환기 수단(820)은
    스위치 프레임 주기내의 시간 슬롯의 수에 대응되며 개별적으로 상기 시간 슬롯에 할당되는 다수의 어드레스 가능한 메모리 위치를 포함하는 제1 및 제2 시간 슬롯 메모리(830,831)와,
    상기 스위치에 의해 서비스되는 통신의 비동기 채널 사이의 통신 경로를 설정하기 위해 상기 동기 입출력 포트 수단과 상기 시간 슬롯 메모리 사이의 데이터 신호를 교환하기 위해 상기 시간 슬롯 교환기 수단을 제어하기 위한 제어수단(801,802)을 포함하는 통신 스위치에 있어서,
    상기 통신 스위치는
    통신 채널을 나타내는 개별 셀 헤더와 다중 바이트 페이로드를 각각 포함하는 데이터의 독립적 셀을 포함하는 신호를 전송 및 수신하는 적어도 하나의 비동기 신호 입출력 포트 수단(807)을 포함하며,
    상기 제어 수단(801,802)은 프레임 주기의 자유로운 시간 슬롯을 각각의 셀 페이로드의 바이트에 잠정적으로 할당하는 수단과, 수신된 셀 헤더를 해석하기 위한 디코딩 수단과, 상기 디코딩 수단에 응답하여 상기 스위치에 의해 서비스되는 통신 채널 사이에서 통신 경로를 설정하기 위해서 시간 슬롯 메모리를 제어하기 위한 수단을 포함하는 것을 특징으로 하는 통신 스위치
  7. 제6항에 있어서, 상기 시간 슬롯 교환기 수단(820)은 스위치 프레임 주기내의 시간 슬롯의 수에 대응되고 상기 시간 슬롯에 개별적으로 할당된 다수의 어드레스 가능한 메모리 위치를 포함하는 제3 시간 슬롯 메모리(832)를 부가로 포함하는 것을 특징으로 하는 통신 스위치
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