KR100261358B1 - 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

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마사아키 니와
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모리시타 요이찌
마쯔시다 덴기 산교 가부시키가이샤
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Abstract

전계 효과 트랜지스터는 소스 영역, 드레인 영역 및 이 소스와 드레인 영역간에 배치된 채널 영역을 포함하는 반도체 기판; 반도체 기판의 적어도 채널 영역 상에 형성된 게이트 절연막; 및 게이트 절연막 상에 형성된 게이트 전극을 포함한다. 반도체 기판의 표면은 결정학적으로 평탄한 평면을 갖는 복수의 테라스(terrace) 및 이 복수의 테라스의 경계부 내에 배치된 적어도 하나의 스텝을 포함한다. 스텝은 실질적으로 채널 길이 방향을 따라 연장한다.

Description

전계 효과 트랜지스터 및 그 제조 방법
제1(a)도 내지 제1(c)도는 본 발명의 제1실시예에서 금속-절연체-반도체 전계 효과 트랜지스터의 이종 계면을 형성하기 위한 방법을 도시한 도면.
제1(d)도는 열산화막이 두께가 5nm인 경우에 실온에서 산화막/실리콘 계면에서 거칠기 및 반전층 내에 전자 이동도(전자의 전계 효과 이동도)에 대한 측정 결과를 도시한 도면.
제2(a)도 내지 제2(c)도는 본 발명의 제2실시예에서 금속-절연체-반도체 전계 효과 트랜지스터의 구조를 도시한 도면.
제2(d)도는 양자 미세 라인을 도시한 단면도.
제3(a)도 내지 제3(c)도 본 발명의 제3실시예에서 금속-절연체-반도체 전계 효과 트랜지스터의 이종 계면을 형성하기 위한 방법의 구조를 도시한 도면.
제4(a)도 내지 제4(c)도는 종래의 이종 계면을 형성하기 위한 처리 과정을 도시한 단면도.
제5도는 본 발명의 MOS 전계 효과 트랜지스터의 구조를 도시한 평면도.
제6도는 본 발명의 반도체 장치를 제조하기 위한 방법의 실시예에 대한 흐름도.
제7(a)도 내지 제7(d)도는 키를 형성하는 공정을 도시한 단면도.
제8(a)도 내지 제8(e)도는 본 발명의 반도체 장치를 제조하기 위한 방법의 실시예에서 공정을 도시한 단면도.
제9도는 n형 MOS 트랜지스터 및 p형 MOS 트랜지스터가 실리콘 기판상에 형성되는 반도체 장치의 구조를 도시한 단면도.
제10도는 제9도에 반도체 장치의 수정예의 구조를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
10, 30, 50, 70, 201 : 실리콘 기판
13 : 제2 다이머 어레이 14 : 제1 다이머 어레이
16, 40 : 산화막 18, 42, 73 : 다결정실리콘층
19, 43, 74 : 반전층 71 : 게이트 절연막
72 : 계면 75 : 전자
202 : 열산화막 203 : 실리콘 질화막
221 : n형 MOS 트랜지스터 222 : p형 MOS 트랜지스터
본 발명은 초 평탄(hyper-smooth) 면을 갖는 전계 효과 트랜지스터 및 이를 제조하는 방법에 관한 것이다.
최근에, 보다 축소화된 MOS 트랜지스터 및 양자(quantum) 효과 소자와 같은 차세대 전자 소자에 대한 이종 계면(hetero-interfaces)의 평탄화 연구가 활발하게 행해졌다.
이하, 종래의 MOS전계 효과 트랜지스터의 이종 계면에 대해 첨부한 도면을 참조하여 설명한다. 본 발명의 명세서에서, “MOS”는 금속-산화막-반도체로 구성된 3층 구조에 한하지 않고, 도전체-절연막-반도체의 3충 구조를 포함한다.
제4(a)도 내지 제4(c)도는 실리콘과 산화막간 통상적인 게면을 형성하는 공정을 예시한 단면도이다.
제4(a)도는 MOS 전계 효과 트랜지스터 내의 게이트 절연막의 형성 전의 실리콘 기판(70)의 단면도를 도시한 것이다. 전형적으로, 슬라이싱 또는 폴리싱과 같은 여러가지 공정에서 손상된 일반적으로 처리된 충(두께 : 약 100nm 내지 500nm)은 실리콘 기판의 표면에 형성된다. 처리된 층은 습식산화에 의해 실리콘 기판의 표면 상에 열산화막을 형성하고, 플루오르화 수소산 등으로 열산화막을 처리함으로써 제거된다. 습식 산화 전에, 실리콘 기판은 실리콘 기판의 표면으로부터 유기 오염 물질을 제거하기 위해서 RCA세정된다. 제4(a)도는 열산화막이 제거된 직후의 실리콘 기판(70)의 표면 상태를 도시한 것이다.
그러나 습식 산화는 매우 얇은 게이트 절연막을 형성하는 데에는 적합하지 않은 데, 그 이유는 결과적인 산화 속도가 너무 빠르기 때문이다 이러한 이유로, 매우 얇은 게이트 절연막을 형성하기 위해서는 건식 분위기 가스로 열산화가 수행되는 건식 산화를 수행하는 것이 명백히 유리하다. 그러나, 건식 산화에 의해서 얻어진 게이트 절연막은 절연에 대해 내(withstand)전압이 낮다는 문제가 나타남이 알려져 있다. 이러한 내전압 악화는 게이트 절연막과 실리콘 기판간 계면에서의 오목 및 볼록에 기인한 것으로 생각되고 있다(예를 들면, 엠. 니와 등에 의한 제이. 일렉트로켐, 소사이어티, 139(1992)901 참조).
다음에, 제4(b)도에 도시한 바와 같이, 게이트 절연막(71)(두께 : 10nm)이 건식 산화에 의해서 형성된다. 건식 산화는 전기로 안에서 건 산소 가스를 사용하여 약 900℃로 실리콘 기판(70)을 가열함으로써 수행된다. 더욱이, 게이트 절연막(71)으로부터 핀홀과 같은 산화막 결함을 제거하기 위해서, 실리콘 기판(70)은 20분 동안 건 질소 가스로 950℃에서 어닐링 처리된다.
게이트 절연막(71)과 실리콘 기판(70)간 계면(72)에서의 오목 및 볼록의 형성 원리에 대해서는 현재 완전하게 판명되지 않았지만, 산화 종(species)의 크기 및 산화막의 실라놀(silanol) 그룹이 오목과 볼록 형성에서 중요한 인자인 것으로 생각되고 있다.
02의 크기는 H2O의 크기보다 크다. 더욱이, 구조 완화제로서 작용할 수 있는 실라놀 그룹은 건 O2가스에는 존재하지 않는다. 결국, 산화종(O2)은 실리콘 표면 상에 놓인 실리콘 원자들과 랜덤(random)하게 결합되는 것이 아니라(균일하게 결합), 산화종은 가장 긴 네트(net) 결합 길이를 갖는 (111) 면으로부터 안쪽 부분 내로 진입하여 그곳의 실리콘 원자들과 반응하는 것으로 생각된다. 따라서, 건식 산화의 경우에, 산화종을 유입하는 경로는 실리콘 표면 상의 특정 부분 내에 형성되며, 산화는 다른 부분보다는 그 경로로부터 진행한다. 이러한 이유로, 건식 산화가 수행될 때, 오목 및 볼록이 산화막과 실리콘 기판간 계면에 쉽게 형성된다.
본 예에서, 건식 산화에 의해서 형성된 산화막은 15nm의 디바이 (debye)길이를 갖기 때문에, 아직 전부 완전하게 판명되지 않는 메카니즘에 의한 산화의 초기 진행 영역, 및 실리콘/산화막 계면 근처의 막을 형성(즉, 산화막 형성)하는 최종 단계는 딜-그로브(Deal-Grove) 반응 메카니즘에 따라 수행된다.
상기 기술된 이유로, 제4(b)도에 도시한 실리콘 기판의 표면 상의 비교적 큰 오목 및 볼록은 접근하기 용이한(즉, (111) 면과 같은 경로) 곳으로부터 진입하는 산화종 및 실리콘 원자들과의 반응이 촉진되는 결과로부터 형성되는 것으로 이해되고 있다.
제4(b)도에 도시한 바와 같이 비교적 작은 오목 및 볼록은 건식 산화 전에 실리콘 기판(70)의 표면 상에 나타나며, 다양한 미세한 결정면들이 그 표면 상에 나타난다. 결정면들 상에서의 산화 속도는 면의 방향에 따라 다르기 때문에, 산화막과 실리콘 기판간 계면(72)은 큰 오목과 볼록과 작은 오목 및 볼록을 조합하는 결과로서 얻어진 복잡한 표면 프로파일을 갖는다.
게이트 절연막이 형성된 후에, 제4(c)도에 도시한 바와 같이, 게이트 전극으로서 작용하는 다결정실리콘층(73)은 게이트 절연막(71) 상에 피착되어 MOS구조를 형성한다. 이와 같은 방식으로 형성된 절연막과 실리콘 기판간 계면의 오목과 볼록의 rms값은 투과형 전자 마이크로스코프를 통해 단면을 관찰한 바에 따르면, 약 1.5nm이다.
그러나, 상기 언급된 구조에서, 계면의 오목 및 볼록은 바람직하지 못하게 반전층 내에 주행하는 전자들이 산란되게 하여, 소자의 동작 속도를 제한시키는 결과를 초래한다. MOS전계 효과 트랜지스터가 상기 언급된 MOS구조를 사용하여 제작되어 동작될 때, 반전층(74)은 실리콘 기판(70) 내에 게이트 산화막(71)에 가까운 부분(즉, 실리콘 기판의 표면 근처) 내에 형성된다. 고전계가 반전층(74) 내에 형성되어, 이 반전층(74) 내의 전자들이 고속으로 반전층(74) 내에 주행한다. 이때, 전자(75)는 실리콘의 표면 상의 오목 및 볼록에 의해서 산란되어, 전자의 전계 효과 이동도를 감소시키는 결과를 낳는다.
본 발명에 따른 전계 효과 트랜지스터는 소스 영역, 드레인 영역 및 이 소스와 드레인 영역간에 배치된 채널 영역을 포함하는 반도체 기판; 상기 반도체 기판의 적어도 상기 채널 영역 상에 형성된 게이트 절연막: 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함한다. 반도체 기판의 표면은 결정학적으로 평탄한 평면를 갖는 복수의 테라스(terrace) 및 상기 복수의 테라스의 경계부 내에 배치된 적어도 하나의 스텝을 포함한다. 이 스텝은 실질적으로 채널 길이 방향을 따라 연장한다.
본 발명의 일 실시예에서, 소스 영역. 채널 영역 및 드레인 영역은 채널 영역 내에 발생된 전하가 동작 중에 반도체 기판의 채널 길이 방향을 따라 이동하도록 배치된다.
본 발명의 또 다른 실시예에서 스텝들 중 50% 이상이 *스텝 A로 구성된다.
본 발명의 또 다른 실시예에서, 반도체 기판은 0을 제외한 값의 오방위(misorientation) 각도를 갖는 (001) 실리콘 기판이다.
본 발명의 또 다른 실시예에서, 오방위 각도는 0이상 및 4도 이하 범위 내에 있다.
본 발명의 또 다른 실시예에서, 채널 영역을 횡단하는 스텝수는 20 이하이 다.
본 발명의 또 다른 실시예에서, 채널 길이 방향으로 확장하는 다이머(dimer) 어레이는 복수의 테라스 각각 위에 형성된다.
본 발명의 또 다른 실시예에서, 스텝들은 실제적으로 스텝 A로 구성된다.
본 발명의 또 다른 실시예에서, 반도체 기판은 4도 이상 및 15도 이하의 범위 내에 있는 오방위 각도를 갖는 (001) 실리콘 기판이다.
본 발명의 또 다른 실시예에서, 채널 영역은 스텝의 견부(shoulder) 상에 형성된 양자 미세 라인이며, 상기 양자 미세 라인의 폭은 10nm 이하이다.
본 발명의 또 다른 실시예에서, 다이머 어레이는 임의의 테라스에 인접한 테라스 상에 형성된 다이머 어레이에 수직하도록 복수의 테라스중의 상기 임의의 테라스 상에 형성된다.
본 발명의 또 다른 실시예에서, 반도체 기판은 실리콘으로 형성되며, 게이트 절연막은 열산화막으로 형성된다.
본 발명의 또 다른 실시예에서, 열산화막은 4nm이하의 두께를 갖는다.
본 발명의 또 다른 실시예에서, 열산화막의 상측면은 이 열산화막의 하측면의 형상과 동일하다.
본 발명에 또 따른 특징에 따라서, 소스 영역, 드레인 영역 및 이 소스와 드레인 영역간에 배치된 채널 영역을 포함하는 반도체 기판, 상기 반도체 기판의 적어도 상기 채널 영역 상에 형성된 게이트 절연막, 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 전계 효과 트랜지스터를 제조하는 방법은 결정학적으로 평탄한 평면를 갖는 복수의 테라스 및 상기 복수의 테라스의 경계부 내에 배치된 적어도 하나의 스텝을 갖는 형성하기 위해서 상기 반도체 기판의 상기 표면을 처리하는 단계; 상기 반도체 기판의 상기 표면 상에 상기 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 상기 게이트 전극을 형성하는 단계 : 및 채널 길이 방향을 따라 실질적으로 상기 스텝이 연장하도록 상기 반도체 기판 내에 상기 소스 영역 및 상기 드레인 영 역을 형성하는 단계를 포함한다.
본 발명의 일 실시예에서, 표면 처리 단계는 진공에서 상기 반도체 기판을 가열하는 단계를 포함한다.
본 발명의 또 다른 실시예에서, 표면 처리 단계는 1000°C 이상의 온도로 반도체 기판을 가열하는 단계를 포함한다.
본 발명의 또 다른 실시예에서, 게이트 절연막을 형성하는 단계는 반도체 기판의 표면을 열적으로 산화하는 단계를 포함한다.
본 발명의 또 다른 실시예에서, 반도체 기판 내의 소자 분리 구조를 제공하는 단계는 표면 처리 단계 이후에 더 포함된다.
본 발명의 또 다른 실시예에서, 0이 아닌 값의 오방위 각도를 갖는 (001) 실리콘 기판은 반도체 기판용으로 사용된다.
본 발명의 또 다른 실시예에서, 오방위 각도는 0이상 및 4도 이하의 범위 내에 있다.
본 발명의 또 다른 실시예에서, 스텝은 실리콘 단원자층의 두께와 동일한 높이를 갖는다.
본 발명의 또 다른 실시예에서, 오방위 각도는 4도 이상이다.
본 발명의 또 다른 실시예에서, 스텝은 실리콘 단원자충의 두께보다 큰 높 이를 갖는다.
본 발명의 또 다른 특징에 따라서, 반도체 기판 상에 스텝들을 평탄화시키는 방법은 복수의 테라스 및 상기 복수의 테라스간의 경계부에 배치된 스텝들을 포함하는 반도체 기판을 형성하는 단계 ; 및 상기 반도체 기판에 평행한 스텝의 경계부로부터 돌출하는 돌기의 크기를 감소시키기 위해서 상기 반도체 기판의 표면을 산화시킴으로써 상기 경계부의 거친 부분을 평탄화하는 단계를 포함한다.
본 발명의 일 실시예에서, 상기 돌기는 8nm이하의 크기를 갖는다.
이와 같이 기술된 본 발명은 (1) 주행하는 전자의 계면 산란을 제한함으로써 개선된 소자 특성을 갖는 전계 효과 트랜지스터를 제공하며, (2) 이러한 전계 효과 트랜지스터를 제작하는 방법을 제공하는 이점을 가능하게 한다.
본 발명의 이들 및 기타 이점은 첨부한 도면을 참조하여 다음의 상세히 한 설명을 읽어 이해할 때 이 분야에 숙련된 자들에게 명백하게 될 것이다.
이하, 본 발명의 전계 효과 트랜지스터는 첨부한 도면을 참조하여 이하 예를 들어 설명한다.
[예 1]
이 예에서, 전계 효과 트랜지스터는 원자 차원에서 평탄함을 갖는 절연층/반도체 계면을 갖는다.
제1(a)도는 진공 열-세정(vacuum heat cleaning) 또는 호모에피택셜 실리콘 성장(homoepitaxitial growth of silicon)에 의해서 형성된 (001) 세정된 표면에 대한 사시도이다. 제1(a)도에 도시한 바와 같이, 실리콘 기판(10)의 표면은 복수의 스텝 및 복수의 테라스를 포함한다. 테라스 각각의 상면은 (001) 평면으로서 마이크로스코픽 크기 (원자 레벨)로 평탄하다. 본 발명의 명세서에서, 이러한 평탄한 평면을 “결정학적으로 평탄한 평면(crystallographically smooth plane)”이라 칭할 수 있다.
상기 언급된 표면 구조는 진공 열-세정 기술 또는 호모에피택셜 성장 기술에 의해서 형성된다. 이들 기술에 대해서는 후에 상세히 설명한다.
실리콘 기판(10)의 표면 내의 각각의 스텝은 2개의 인접한 테라스의 경계부 내에 형성된다. 환언하면, 비교적 높은 레벨의 테라스(terrace)(상측 테라스) 및 비교적 낮은 레벨의 테라스(하측 테라스)가 이들 사이의 스텝과 인접해 있다. 이 예에서, 제1(b)도에 도시한 바와 같이, 테라스의 레벨은 방향 II으로 점차적으로 낮아진다. 환언하면, 실리콘 기판(10)의 표면은 매크로스코픽 크기로 (001) 평면으로부터 경사져 있다. 이러한 구조를 갖는 실리콘기판(10)은 오방위의 기판을 사용하여 준비된다. 이 예에서, 제2도(2 degree)의 오방위 각도(misorientation angle)(15)를 갖는 실리콘 기판(p형 불순물 (보론) 농도. 약 1015cm-3)이 사용된다
예1에서 스텝 각각의 높이는 실리콘 단원자충의 두께에 상응하는 약 0.136nm이다. 방향 I로 측정된 테라스 각각의 크기는 약 10 내지 20nm이다.
제1(c)도에 도시한 바와 같이, 방향 I에 평행한 라인을 횡단하는 스텝수는 방향 II에 평행한 라인을 횡단하는 스텝수보다 실질적으로 작다. 따라서, 스텝들은 매크로스코픽 크기로 방향 I를 따라 곧장 연장된다. 환언하면, 이 예의 실리콘 기판(10) 상에, 평탄한 평면을 갖는 테라스는 방향 I를 따라 연장한다. 본 명세서에서, 방향 I를 “스텝 방향(step direction)”이라 한다.
다음에, 스텝과 테라스간의 관계에 대해 설명한다. 각 테라스의 최상측 표면 상에 위치하고 있는 실리콘 원자들은 다이머들로 구성되는 원자 어레이 (다이머 어레이 (dimer array))를 형성 한다. 다이머 어레이는 제1 방향을 따라 연장하는 제1다이머 어레이(14)와 상기 제1방향에 수직한 제2방향을 따라 연장하는 제 2다이머 어레이(13)를 포함한다 한 형태의 다이머 어레이가 하나의 테라스 내에 형성된다. 스텝은 2가지 형태, 즉 방위에 의존하여 스텝 A(11) 및 스텝 B(12)로 분류된다. 제1(c)도에 도시한 바와 같이, 스텝 A(11)은 상측 테라스 상에 형성된 다이머 어레이에 평행한 스텝이며, 스텝 B(12)는 상측 테라스 상에 형성된 다이머 어레이에 수직한 스텝이다.
이 예에서, 제1(c)도에 도시한 바와 같이, 테라스 구조는 다이머 어레이(13 및 14)가 교대로 배치되도록 형성된다. 다이머 어레이(13및 14) 중 어느 하나는 실리콘 기판의 오방위 각도에 의존하여 표면 상에 형성될 수 있다(예 2를 참조).
다음에, 제1(a)도에 도시한 바와 같은 이러한 표면 구조를 갖는 실리콘 기판(10)을 형성하는 공정에 대해서 상세히 설명한다.
먼저, 실리콘 기판의 표면으로부터 유기 물질을 제거하기 위해서 RCA세정이 실리콘 기판 상에 수행된다. 다음에, 열산화막은 습식 산화에 의해서 실리콘 기판의 표면 상에 형성되며, 이어서 열산화막이 플루오르화 수소산(hydrofluoric acid)등을 사용하여 제거된다. 이러한 처리에 의해서, “처리된 층(processed layer)”이 제거된다. 이 단계에서, 미세한 오목 및 볼록들이 실리콘 기판의 표면 상에 불규칙하게 나타난다.
다음에, 실리콘 기판은 초고진공 챔버 내에 두고, 이어서 챔버 내 압력을 약 4 내지 6×10-9Pa로 줄인다. 이어서, 실리콘 기판은 온도를 1150 내지 1250℃로 상승시키기 위해서 급속 열 어닐링 방법으로 1 내지 5초 동안 급속하게 가열된다. 그 후, 온도는 점차적으로 실온으로 낮춘다. 냉각 공정중, 실리콘 기판의 표면 상의 실리콘은 (2×1) 구조를 형성하도톡 재배열된다. 실리콘 기판의 주 표면이 (001) 평면을 벗어날 때, 스텝들이 형성된 복수의 평면 테라스들을 갖는 구조가 형성된다. 실리콘 기판이 챔버로부터 회수될 때, 공기 중의 산소 원자들이 실리콘 기판의 표면 상에 부착되어 표면 상에 얇은 공기 산화막을 형성하게 된다.
상기 언급된 방법을 열 세정 방법(heat cleaning method)이라 한다. 실리콘 기판이 진공하에서 가열되는 대신에 산소 가스 내에서 UV선으로 조사됨으로써 가열될 때라도, (2×1) 구조가 형성될 수 있다. 이들 표면 처리 방법들은 일본국 특허 공개 번호 5-243266호와 6-151395호에 개시되어 있다.
더욱이, 스텝들을 구비한 복수의 평면 테라스를 갖는 구조는 호모에피택셜 성장 기술을 사용하여 기판 일부 상에 에픽택셜 성장충을 제공함으로써 실리콘 기판의 표면 상에 형성될 수 있다. 본 발명의 명세서에서, 이러한 호모에피택셜 성장 공정은 “표면 처리 공정(surface treatment process)” 내에 포함된다.
제1(a)도에 도시한 바와 같은 표면 구조를 갖는 실리콘 기판(10)이 상기 언급된 방식으로 준비된 후에, 실리콘 기판(10)의 표면을 열산화한다. 자연 산화막이 실리콘 기판(10)의 표면 상에 형성된 경우에, 자연 산화막은 가능한 한 많이 제거되는 것이 좋다. 열산화는 건식 산화에 의해서 수행된다. 즉, 실리콘 기판(10)은 전기로 내에서 건 산소 가스로 약 900℃ 가열되어, 5nm의 두께를 갖는 산화막(16)이 실리콘 기판(10)의 표면 상에 형성된다. 열산화에 이어서, 실리콘 기판(10)은 핀홀(pinhole)과 같은 산화막 결함을 제거하기 위해서 20분 동안 건 질소 가스를 사용하여 950℃에서 어닐링 처리된다.
열산화 과정 동안, 산화막/실리콘 계면은 실리콘 기판(10)의 깊은 부분내로 이동한다. 일반적으로, 열 산화막이 두껍게 됨에 따라, 산화 메카니즘이 변경된다. 즉, 초기 공정에서 시작하여, 반응 제어 메카니즘으로 바뀌고 이어서 확산 제어 메카니즘으로 바뀐다. 그러나, 이 예에서 산화막의 형성은 초기 공정에서 완성된다.
이 예에 따라서, 실리콘 기판(10)의 표면은 원자적으로 평탄한 표면, 즉 (001) 테라스 표면에 의해서 만들어지기 때문에, 종래기술에서는 발생되던 산화종(oxidizing species)을 유입하기 위한 특정의 경로가 발생되지는 않을 것이다. 이러한 이유로, 산화종이 실리콘 표면 상의 실리콘 원자와 균일하게 반응하기 때문에, 불규칙한 오목 및 볼록이 종래의 예와 비교하여 산화막/실리콘 계면에서 형성되지는 않게 된다.
이러한 열산화에 의해서, 실리콘 기판(10)의 표면 상의 스텝 형상에 따른 표면 프로파일을 갖는 산화막(16)은 열산화가 완료되기 전에 형성된다. 이것은 열산화가 표면의 위치에 관계없이 균일하게 진행하여, 결과적으로 그 위치에 관계없이 균일한 두께를 갖는 산화막이 형성됨을 의미한다. 산화막(16)의 표면 프로파일이 밑에 있는 실리콘의 스텝 형상(17)을 보존하는 현상은 산화막(16)이 얇아지게 될 때 보다 현저해진다. 약 4nm 이하의 두께를 갖는 열 산화막이 종래의 방법으로 형성될 때, 열산화막의 두께는 균일하지 않고 일 부분에서 국부적으로 너무 얇게 된다. 결국, 절연 파괴(insulation breakdown)가 이 얇은 부분에서 발생하기 쉬워진다. 한편, 본 발명에 따라서, 얇은 열산화막은 균일한 두께를 갖도록 효과적으로 형성된다. 그러므로, 열산화막이 약 4nm 이하의 두께로 형성될 경우에, 본 발명의 방법은 특히 현저한 이점을 제공한다.
본 발명자들이 수행한 실험으로부터 방향 II에 평행한 스텝의 개수 및 길이는 열산화에 의해서 감소됨을 알았다. 따라서, 본 발명은 열산화막이 게이트 절연막으로 사용되는 경우에 특히 바람직한 효과를 제공한다.
다음에, 게이트 전극으로서 기능하는 다결정 실리콘(18)(두께 : 200nm)은 MOS 구조를 형성하기 위해서 산화막(16) 상에 피착된다. 소정 값의 전압이 게이트 전극에 인가될 때, 얇은 반전충(inversion layer)(19)(두께 : 4nm)이 산화막/실리콘 계면에서 실리콘 기판 내에 형성된다. 즉, 반전층 내의 전자들은 산화막/실리콘 계면으로부터 약 0.4nm 깊이의 위치에서 피크가 되도록 분포된다.
MOS전계 효과 트랜지스터를 제작하기 위해서는 소스 영역, 드레인 영역 및 실리콘 기판(10)의 표면 근처에 채널 영역을 형성할 필요가 있다. 본 발명에 따라서, 소스 영역 및 드레인 영역(n형 불순물 농도: 1020cm-3)은 반전층 내의 전자들의 주행 방향이 제1(c)도에 도시한 화살표(20)의 방향으로 정렬 되도록 형성된다. 소스 영역 및 드레인 영역은 제1(c)도에 도시하지 않았다.
제5도는 MOS전계 효과 트랜지스터 내의 소스 영역과 드레인 영역, 실리콘 표면 상의 스텝 구조간의 배열 관계를 도시한 것이다. 이 예에서, 스텝 방향은 전자의 주행 방향에 평행하다.
제5도에서 테라스(100a) 내지 (100e) 중에서, 예를 들면 테라스(100c)에서 드레인 영역을 향하여 소스 영역으로부터 주행하는 전자는 테라스(100b)의 측 내의 스텝(특히, 스텝 방향에 수직한 방향으로 테라스(100b)와 테라스(100c)간의 경계부로부터 돌출한 부분)에서 산란된다. 그러나, 돌출한 스텝은 단지 몇몇 원자층들의 두께에 대응하는 크기를 갖기 때문에, 전자의 이동도는 현저히 감소되지 않는다. 그러나, 말할 필요 없이, 감소된 크기 및 수는 전자의 산란을 억제하기 때문에 상측 테라스로부터 하측 테라스로 돌출한 스텝들의 크기 및 개수를 감소시키는 것이 바람직하다.
스텝 A 근처 에서, 전자는 거의 산란됨이 없이 주행하며, 스텝 B에서는 복잡한 2차원적 형상에 기인하여 전자들이 쉽게 산란된다. 그러나, 산화 후에, 스텝 B의 복잡한 표면 프로파일은 제1(c)도에 도시한 산화막 계면 표면 프로파일, 즉 점선으로 표시한 산화 전의 표면 프로파일(21)보다 덜 불균일한 것과 같이 된다. 결국, 주행 방향(20)에 관한여 산화막 계면에서 2차원적인 오목 및 볼록의 빈도 수는 감소되는 경향이 있다.
각각의 스텝의 높이는 실리콘 (001) 평면 상의 단원자층의 두께에 대응하기 때문에, 실리콘 기판(깊이 방향)의 표면에 수직한 방향을 따른 오목 및 볼록의 크기는 기컷해야 0.36nm이다. 결국, 주행하는 전자는 이런 류의 거칠기에 크게 노출되지는 않는다.
한편, 전자들이 스텝 방향(화살표 20의 방향)에 수직한 방향(화살표 22의 방향)으로 주행될 수 있게 된 경우, 전자들은 단원자 스텝에 기인한 스텝 형상 거칠기에 항상 노출된다. 결국, 산란 확률은 스텝 방향으로 전자들이 주행하는 경우에 비해 더 크다.
제1(d)도는 열 산화막이 두께가 5nm인 경우에 실온에서 산화막/실리콘 계면에서 거칠기 및 반전층 내에 전자 이동도(전자의 전계 효과 이동도)에 대한 측정 결과를 도시한 것이다.
본 발명에 따른 이종 계면을 형성하는 방법을 사용하여 얻어진 결과는 통상의 습식 세정에 의해 계면을 형성하는 방법과 비교하여 보였다. 제1(d)도에서, 사각형은 Si(001) 표면이 습식 세정으로 처리된 경우를 나타내며; 흰색 원은 진공 열 세정이 수행되고, Si(001)-2×1 재배열된 표면이 열 산화에 놓이고, 전자가 더 높은 스텝 높이를 향한 방향(제1(f)도에서 방향 22에 대응)으로 주행할 수 있게 된 경우를 나타내며 ; 흑색의 원은 진공 열 세정이 수행되고, Si(001)-2×1 재배열된 표면이 열산화되고, 전자들이 더 작은 스텝 높이를 향한 방향(제1(c)도에서 방향 20에 대응)으로 주행할 수 있게 된 경우를 나타낸다. 2×1 재배열된 표면이 열 산화에 놓이는 경우에, 이동도는 습식 세정된 표면이 산화되는 경우에 비해 현저히 개선된다.
상기 언급된 결과는 실온에서 측정에 의해 얻어진 것이나, 기판 온도가 낮게 된 경우에 개선이 더욱 현저하며, 그 이유는 포논 산란이 억제되어 이에 따라 주행하는 전자들이 계면부로 밀리게 되기 때문이다.
상기 기술한 바와 같이, 본 발명에 따라서, 소스 및 이에 대향하는 드레인을 배치함에 있어서, 반전층 내에 전자들의 주행 방향은 실리콘/산화막 계면부에서 산란하는 전자를 감소시킬 수 있도록 스텝들이 연장된 방향에 평행하다. 따라서, 계면에서 산란은 작은 오방위 각도(15)를 갖는 기판을 사용하지 않아도 억제될 수 있다. 이러한 식으로, 실리콘/산화막 계면 거칠기 산란에 기인한 계면에서의 이동도 감소는 높은 세기의 수직 전계하에서 억제 될 수 있다.
상기 설명은 실리콘 기판의 표면의 평면 방향이 (001)인 경우에 관한 것이나, 다른 평면 방향에 대해서도 동일하다. 즉, 실리콘 (111) 평면의 경우에, 그리고 스텝 크기가 본 발명의 예 2에 나타낸 바와 같이 큰 경우에, 본 발명의 효과는 보다 현저하게 나타난다.
실리콘 기판을 사용한 전계 효과 트랜지스터를 이 예에서 설명하였으나, 본 발명은 예를 들면 GaAs 기판을 사용하는 전계 효과 트랜지스터에 적용될 수 있다. 더욱이, 오방위 각도(15)는 제1(a)도에 도시한 스텝을 얻기 위해서 0 이상 및 4도 이하의 범위 내에 있는 것이 좋다.
[예 2]
이하, 본 발명에 따른 전계 효과 트랜지스터의 제2 예를 첨부한 도면을 참조하여 설명한다.
제2(a)도는 이 예에서 사용된 실리콘 기판(30)의 표면을 도시한 것이다. 이 예에서, 예 1의 실리콘 기판(10)보다 더 큰 오방위 각도를 갖는 기판(001)이 사용된다. 실리콘 기판(30)의 오방위 각도(31)는 상기 기술된 실리콘의 진공 열 세정 또는 호모에피택셜 성장에 의해서 형성된다.
실리콘 기판(30)의 표면은 테라스(34, 35, 36) 및, 오방위 각도(31)에 의해서 정해진 스텝(32 및 33)으로 형성된다.
실리콘 (001) 표면 상의 스텝(32 및 33)은 테라스(34, 35 및 36)들을 분리한다. 스텝(32 및 33)은 테라스(34, 35, 및 36) 상에 형성된 상측 실리콘 원자의 다이머들로 구성된 다이머 어 레이 (37, 38, 39)에 평행하게 이어진다. 오방위 각도(13)는 비교적 크기 때문에, 형성된 스텝은 스텝 A이며, 각각의 스텝은 2원자층의 두께에 대웅하는 높이를 갖는다. 스텝들간 간격(테라스의 폭)은 오방위 각도(31)에 의존한다. 스텝들간 간격(테라스의 폭)은 이 예에서 약 4.5nm이다. 오방위 각도(31)가 10도일 때, 스텝들간 간격 (테라스의 폭)은 1.6nm이다.
다이머 어레이에 수직하여 뻗어 있는 스텝 B는 이 예의 실리콘 기판(30)의 표면 상에 거의 나타나지 않는다. 여기서, “다이머 어레이에 평행한 스텝 A 및 다이머 어레이에 수직한 스텝 B는 번갈아 배열되며, 다이머 어레이는 테라스 상에 번갈아 가며 수직하게 나타남”은 관찰되지 않았다.
제2(a)도에 도시한 표면 구조를 갖는 실리콘 기판(30)이 준비된 후에, 실리콘 기판(30)의 표면은 세정되며 이어서 열산화된다. 산화는 건식 산화에 의해서 수행된다. 즉, 산화막(40)은 전기로 내에서 건 산소 가스로 약 900℃로 실리콘 기판(30)을 가열함으로써 5nm의 두께로 형성된다. 이어서, 실리콘 기판(10)은 핀흘과 같은 산화막 결함을 제거하기 위해서, 20분 동안 건 질소가스로 950℃에서 어닐링 처리된다.
열산화 과정 동안, 산화막/실리콘 계면은 실리콘 기판(30)의 깊은 부분내로 이동한다. 일반적으로, 열 산화막이 두껍게 됨에 따라, 산화 메카니즘이 변경된다. 즉 초기 공정에서 시작하여, 반응 제어 메카니즘으로 바뀌고 이어서 확산 제어 메카니즘으로 바귄다. 그러나, 이 예에서 산화막의 두께는 매우 얇기 때문에, 산화막의 형성은 초기 공정에서 완성된다.
이 예에 따라서, 실리콘 기판(30)의 표면은 원자적으로 평탄한 표면에 의해서 만들어지기 때문에, 종래에 발생되던 산화종을 유입하기 위한 특정의 경로가 발생되지는 않는다. 이러한 이유로, 산화종이 실리콘 표면 상의 실리콘 원자와 균일하게 반응하기 때문에, 불규칙한 오목 및 볼록이 종래의 예와 비교하여 산화막/실리콘 계면에서 형성되지는 않게 된다.
이러한 열산화에 의해서, 실리콘 기판(30)의 표면 상의 스텝 형상(41)에 따른 표면 프로파일을 갖는 산화막(40)은 열산화가 완료되기 전에 형성된다. 산화막(40)의 표면 프로파일이 밑에 있는 실리콘의 스텝 형상(40)을 보존하는 현상은 산화막(41)이 얇아지게 될 때 보다 현저해진다.
다음에, 게이트 전극으로서 기능하는 다결정 실리콘(42)은 MOS 구조를 형성하기 위해서 산화막(40) 상에 피착된다. 소정 값의 전압이 게이트 전극에 인가될 때, 얇은 반전층(43)이 산화막/실리콘 계면에서 실리콘 기판 내에 종래의 예의 경우와 같이 형성된다.
MOS전계 효과 트랜지스터를 제작하기 위해서는 소스 영역, 드레인 영역 및 실리콘 기판(30)의 표면 근처에 채널 영역을 형성할 필요가 있다. 본 발명에 따라서, 소스 영역 및 드레인 영역은 반전층 내의 전자들의 주행방향이 제2(c)도에 도시한 화살표(44)의 방향으로 정렬되도록 형성된다. 소스 영역 및 드레인 영역은 제2(c)도에 도시하지 않았다.
스텝 A 근처에서, 전자는 거의 산란됨이 없이 주행한다. 또한, 복잡한 형상을 갖는 스텝 B가 전혀 나타나지 않기 때문에, 전자들을 산란시키게 하는 인자가 실제적으로 전혀 없다.
각각의 스텝의 높이는 실리콘 (001) 평면 상의 2원자충의 두께에 상응하기 때문에, 실리콘 기판(깊이 방향)의 표면에 수직한 방향을 따른 오목 및 볼록의 크기는 기껏해야 0.27nm이다.
전자들이 스텝 방향(화살표 44의 방향)으로 주행될 수 있게 된 경우, 전자들은 거칠기에 현저히 노출됨이 없이 주행한다. 결국, 산란 확률은 현저히 작다. 한편, 전자들이 스텝 방향(화살표 44의 방향)에 수직한 방향(화살표 45 방향)으로 주행될 수 있게 된 경우, 전자들은 2원자층에 기인한 스텝 형상 거칠기에 노출되어 주행한다. 결국, 산란 확률은 스텝 방향으로 전자가 주행하는 경우에 비해 더 크다.
제1(d)도는 열 산화막이 두께가 5nm인 경우에 실온에서 산화막/실리콘 계면에서 거칠기 및 반전층 내에 전자 이동도(전자의 전계 효과 이동도)에 대한 측정 결과를 도시한 것이다.
제2(d)도에 도시한 구조는 높은 스텝이 제공된 실리콘 표면을 산화시키고, 반전층 내의 캐리어의 주행 방향을 스텝 방향에 정렬시킴으로써 얻어질 수 있다. 이러한 구조로, 캐리어들은 스텝의 견부(첨예한 엣지)에서 트랩(trap)될 수 있고, 일차원적인 양자 미세 라인(one-dimensional quantum fine line)이 형성될 수 있다. 이것은 스텝 상의 견부 상에 전계가 집중하기 때문이며, 이에 의해서 반전층이 견부(shoulder portion)상에 선택적으로 형성된다. 이러한 양자 미세 라인을 형성하기 위해서, 스텝은 약 4내지 8개의 원자에 상웅하는 높이를 가져야 한다. 양자 미세 라인 트랜지스터는 소스 영역과 드레인 영역간에 이러한 양자 미세 라인을 형성함으로써 제작될 수 있다.
상기 기술한 바와 같이, 본 발명에 따라서, 소스 및 이에 대향하는 드레인을 배치함에 있어서, 반전층 내 전자들의 주행 방향은 스텝들이 이어진 방향에 평행하게 하여, 실리콘/산화막 계면부에서 산란하는 전자를 감소시킬 수 있도록 한다. 이러한 식으로, 실리콘/산화막 계면 거칠기 산란에 기인한 계면에서의 이동도 감소는 높은 세기의 수직 전계하에서 억제될 수 있다.
상기 설명은 실리콘 기판의 표면의 평면 방향이 (001)인 경우에 관한 것이나, 다른 평면 방향에 대해서도 동일한 효과가 얻어질 수 있다. 더욱이, 기판 상의 오방위 각도(31)는 4 이상 및 15도 이하의 범위 내에 있는 것이 좋다.
[예 3]
이하 본 발명에 따른 전계 효과 트랜지스터의 제3 예를 첨부한 도면을 참조하여 설명한다.
제3(a)도는 이 예에서 사용된 실리콘 기판(50)의 표면을 도시한 것이다.
예1의 실리콘 기판(10)보다 더 작은 오방위 각도를 갖는 기판 (001)이 사용된다. 실리콘 기판(50)의 오방위 각도(51)는 각도가 거의 제로(0.2 이하)이다. 제3(a)도에 도시된 (001) 세정된 표면은 상기 기술된 진공 열 세정 또는 호모에피택셜 성장에 의해서 형성된다. 본 발명의 예, 즉 원자적으로 평탄한 MOSFET에 대해 이하 첨부한 도면을 참조하여 설명한다.
스텝(52)은 테라스(54) 상에 형성된 상측 실리콘 원자의 다이머들로 구성된 원자 어레이 (다이머 어레이, 55)에 평행하게 이어진다. 오방위 각도(51)는 매우 작기 때문에, 스텝(52)은 기판 상의 넓은 범위에 거의 나타나지 않으나, 스텝 A 및 스텝 B는 교대로 배열된다. 다이머 어레이(55 및 56)는 테라스들 상에 번갈아 가며 수직하게 나타난다. 스텝들간 간격(테라스의 폭)은 약 40nm범위 내에 있다. 이러한 이유로, 약 100nm이상의 채널 길이를 갖는 트랜지스터의 경우, 소스 영역으로부터 드레인 영역으로 이동 중에 전자들이 마주치는 스텝 수는 기껏해야 2 이하이다.
제3(a)도에 도시한 표면 구조를 갖는 실리콘 기판(50)이 준비된 후에,실리콘 기판(50)의 표면은 세정되며 이어서 열산화된다. 산화는 건식 산화에 의해서 수행된다. 즉, 산화막(57)은 전기로 내에서 건 산소 가스로 약 900℃로 실리콘 기판(50)을 가열함으로써 5nm의 두께로 형성된다. 이어서, 실리콘 기판(57)은 핀홀과 같은 산화막 결함을 제거하기 위해서, 20분 동안 건 질소 가스로 950℃에서 어닐링 처리된다.
열산화 과정 동안, 산화막/실리콘 계면은 실리콘 기판(50)의 깊은 부분내로 이동한다. 일반적으로, 열 산화막이 두껍게 됨에 따라, 산화 메카니즘이 변경된다. 즉, 초기 공정에서 시작하여, 반응 제어 메카니즘으로 바뀌고 이어서 확산 제어 메카니즘으로 바뀐다. 그러나, 이 예의 경우 산화막(57)의 두께는 매우 얇기 때문에, 산화막의 형성은 초기 공정에서 완성된다.
이 예에 따라서, 실리콘 기판(50)의 표면은 원자적으로 평탄한 표면에 의해서 만들어지기 때문에, 종래에 발생되던 산화종을 유입하기 위한 특정의 경로가 발생되지는 않을 것이다. 이러한 이유로, 산화종이 실리콘 표면 상의 실리콘 원자와 균일하게 반응하기 때문에, 불규칙한 오목 및 블록이 종래의 예와 비교하여 산화막/실리콘 계면에서 형성되지는 않게 된다.
이러한 열 산화에 의해서, 실리콘 기판의 표면 상의 스텝 형상(60)을 반영하는 표면 프로파일을 갖는 산화막(57)은 열 산화가 완료되기 전에 형성된다. 산화막(57)의 표면 프로파일이 밑에 있는 실리콘의 스텝 형상(60)을 보존하는 현상은 산화막(57)이 얇아지게 될 때 보다 현저해진다.
다음에, 게이트 전극으로서 기능하는 다결정 실리콘(58)은 MOS 구조를 형성하기 위해서 산화막(57) 상에 피착된다. 소정 값의 전압이 게이트 전극에 인가될 때, 얇은 반전층(59)이 산화막/실리콘 계면에서 실리콘 기판 내에 형성된다.
MOS 전계 효과 트랜지스터를 제작하기 위해서는 소스 영역,드레인 영역 및 실리콘 기판(50)의 표면 근처에 채널 영역을 형성할 필요가 있다. 이 예에서, 오방위 각도(51)는 매우 작기 때문에, 현저히 평탄한 계면이 형성될 수 있다. 화살표 61은 반전층(59) 내 전자의 주행 방향을 나타낸다. 이 경우에, 실리콘 산화막 계면에 스텝이 실질적으로 나타나지 않기 때문에, 계면의 평탄도는 현저히 우수하다. 몇몇 스텝들이 나타날 지라도, 이들은 단지 실리콘 (001) 평면 상의 단원자 스텝(높이 : 0.136nm)이다. 결국, 주행하는 전자들은 스텝들에 기인한 거칠기에 현저하게 노출되지는 않게 된다. 따라서, 전자들의 주행 방향은 기판의 오방위의 방향에 의존하지 않는다. 따라서, 계면 근처에서 전자들이 산란되게 할 인자는 전혀 없다. 그러므로, 계면에서의 이동도는, 소스 및 이에 대향하는 드레인이 표면의 임의의 방향 내에 형성되더라도, 항상 높은 값을 나타낸다. 화살표 61은 반전층 내 전자들의 주행 방향을 나타낸다.
상기 기술한 바와 같이, 본 발명에서, 기판의 오방위 각도는 매우 작다 즉, 제로에 가까우므로, 반전층 내 전자들의 주행 방향이 스텝의 방향에 의존하지 않고, 임의의 2차원 평면 상의 실리콘 산화막 계면에서 전자 산란을 감소시킬 수 있게 된다. 이러한 방식으로, 실리콘 산화막 계면 거칠기 산란에 기인하여 계면에서 이동도의 감소는 높은 세기의 수직 전계에 의해서 억제될 수 있다. 따라서,2 차원적인 전자 가스를 사용하는 트랜지스터가 실현될 수 있다.
상기 설명은 실리콘 기판의 표면의 평면 방향이 (001)인 경우에 관한 것이나, 말할 필요도 없이 다른 평면 방향에 대해서도 동일한 결과가 얻어질 수 있다.
[예 4]
본 발명에 따른 전계 효과 트랜지스터의 예에 대해 이하 설명한다. 이 예에서, 복수의 전계 효과 트랜지스터들은 하나의 실리콘 기판 상에 형성되며,이들 트랜지스터들은 전기적으로 서로로부터 분리된다.
이하, 이 예에 따른 제조 방법을 제6도 내지 제10도를 참조하여 설명한다.
먼저, 제6도에서 스텝 S1에서 실리콘 기판의 표면 상에 “키(key)”가 형성된다. 여기서, “키”는 마스크 정렬에 필요한 마크로서 작용하는 특정 형태를 갖는 함몰부(recess)를 말한다. 키는, 그 형상에 의해 실리콘 기판의 방위가 칩의 외 주변부 등 내에 특정되어 형성될 수 있는, 형상을 갖는다. 키의 형태에 대한 한 예는 크로스(cross)가 될 수 있다.
제7(a)도 내지 제7(e)도는 키를 형성하는 공정을 나타낸 단면도이다.
제7(a)A도에 도시한 바와 같이, 열산화막(202)(두께: 25nm)이 실리콘 기판(271) 상에 형성된 후에, 실리콘 질화막(두께: 50nm)(203)이 열산화막(202)상에 피착된다.
제7(b)도에 도시한 바와 같이, 키의 위치 및 형상을 정하는 개구부를 갖는 포토레지스트 막(204)이 공지의 리소그래피 공정(lithography process)에 의해서 실리콘 질화막(23) 상에 형성된다.
재7(c)도에 도시한 바와 같이, 포토레지스트 막(204)의 개구부 내에 실리콘 질화막(203)의 노출부는 열산화막(202)을 부분적으로 노출시키도록 에칭된다. 이와 같이 하여, 다음의 국부 열산화를 위한 마스크(203′)가 형성된다. 포토레지스트 막(204)이 제거된 후에, 그 위에 마스크(203′)를 갖는 실리콘 기판(201)은 열산화 처리된다. 이 열산화 처리에 의해서, 열산화막(205)은 제7(d)도에 도시한 바와 같이, 키가 형성될 영역 내에서 125nm 두께로 성장된다.
다음에, 제7(e)도에 도시한 바와 같이, 열산화막(205)은 실리콘 기판(201) 상의 함몰부(recess)(206)(깊이 ; 50nm)를 형성하도록 완전히 제거된다. 그 후에, 실리콘 기판(201)은 10nm 두께를 갖는 산화막(207)으로 덮인다.
이와 같이 하여, 키 형성 공정이 완료된다.
다음에,C MOS 트랜지스터를 형성하기 위해서, 웰이 실리콘 기판(201)내에 형성된다.
그 후에, PN 접합 분리 구조가 제6도의 스텝 S2에서 형성되며, 이어서 기판의 표면은 스텝 S3에서 평탄화 된다. 게이트 절연막이 스텝 S4에서 형성된 후에, 다결정실리콘막이 스텝 S5에서 피착된다. 게이트 패터닝은 스텝 S6에서 수행되며, 이어서 소스 영역 및 드레인 영역이 스텝 S7에서 형성된다. 인터레벨 절연막이 스텝 S8에서 피착되고, 이어서 접촉홀이 스텝 S9에서 인터레벨 절연막 내에서 형성된다. 스텝 S10에서, 접촉부가 형성된다.
이하, 스텝 S2 내지 S10의 공정에 대해서 제8(a)도 내지 제8(e)도를 참조하여 설명한다.
먼저, 제8(a)도에 도시한 바와 같이, 실리콘 기판(201) 내에, 소스/드레인 및 채널 영역이 형성될 영역들(활성 영역이라 함)이 레지스트(210)로 선택적으로 덮이고, 이어서 p형 불순물 이온이 레지스트(210)로 덮이지 않은 영역(분리 영역이라 함)에 주입된다. 이온 주입은 각각의 트랜지스터 소자를 전기적으로 분리하기 위해서 p형 불순물 확산 영역(211)을 형성할 목적으로 수행된다. 불순물 조건은 다음과 같이, 보론(B) 이온이 180keV에서 7 5 X 1012cm-2의 도즈량으로 주입되며, 이어서 보론 플로오라이드(BF2) 이온이 60keV에서 3.5 × 1013cm-2의 도즈량으로 주입된다.
다음에, 레지스트(210)가 제거되며, 이어서 실리콘 기판의 표면이 예 1에서 설명한 방법으로 평탄화된다. 언급한 키 형상(제8도에는 도시 없음)은 평탄화 공정에 의해 영향을 받음이 없이 보존된다. 그 후에 제8(b)도에 도시한 바와 같이, 절연막(212)이 열산화에 의해서 형성되며, 이어서 다결정실리콘막(213)이 절연막(212) 상에 피착된다. 다결정 실리콘 막(213) 및 절연막(212)은 패터닝되어 게이트 절연막(212′)을 통해 채널 영역 상에 농인 게이트 전극(213′)을 형성하게 된다.
MOS 구조가 이런한 방식으로 형성된 후에, 소자들을 분리하기 위한 트렌치(폭: 500nm: 깊이 ; 1000nm)가 형성될 수도 있다. 트렌치 분리가 수행된 경우, 언급한 p형 불순물 이온 주입을 수행할 필요는 없다.
다음에, 소스/드레인을 형성하기 위한 레지스터(214)가 실리콘 기판(201) 상에 형성되며, 이어서 n형 불순물 이온들이 실리콘 기판(201)에 주입되어 소스/드레인 영역(215)를 형성하게 된다. 그 후에, 인터레벨 절연막(218)이 게이트 전극(213′)을 덮도록 피착된다. 인터레벨 절연막(217)은 예를 들면 100nm의 NSG막(216) 상에 700nm의 BPSG막(217)을 형성함으로써 얻어질 수 있다. BPSG막(217)은 60분 동안 850℃서 열처리에 의해 평탄화된다.
다음에, 접촉홀들은 소스/드레인 영역(215)에 이르게 하기 위해서 인터레벨 절연막(218) 내에 형성되며, 이어서 소스/드레인 접촉부가 공지의 금속화 기술에 의해서 형성된다.
제9도는 n형 MOS 트랜지스터(221) 및 p형 MOS 트랜지스터(222)가 실리콘 기판(201) 상에 형성되는 반도체 장치의 개략적인 단면 구성을 도시한 것이다. p형 MOS 트랜지스터(222)는 실리콘 기판(201) 내에 형성된 n형 웰상에 형성된다.
제10도는 제9도에 도시한 반도체 장치의 수정예의 단면 구성을 도시한 것이다. 제10도의 반도체 장치는 트렌치 분리 구조(227)가 PN 접합 분리구조(211) 대신으로 사용된 점에서 제9도의 반도체 장치와 다르다. 트렌치 분리 구조(227)는 실리콘 기판(201)의 표면 상에 홈, 상기 홈의 표면 상에 형성된 산화막(225) 및 상기 홈을 매립하는 절연막을 포함한다.
본 발명에 따라서, 진공 열 세정 또는 실리콘의 호모에피택셜 성장에 의해서 형성된 (001) 세정된 표면 상의 반전층 내에 전자들의 주행 방향은 스텝이 이어지는 방향에 평행하다. 따라서, 실리콘 산화막 계면에서의 산란이 더욱 감소될 수 있다. 결국, 실리콘 산화막 계면 거칠기 산란에 기인하여 계면에서 이동도의 감소는 높은 세기의 수직 전계하에서 억제될 수 있다. 원자적으로 평탄한 금속-절연체-반도체 전계 효과 트랜지스터의 이종계면을 형성하는 방법을 사용함으로써, 주행하는 캐리어들의 계면에서의 산란의 감소가 억제될 수 있는 MOS 소자의 고속 동작을 실현할 수 있고 또한 실리콘 양자 미세 라인을 실현할 수 있다.
여러 다른 수정들이 이 발명의 범위 및 정신으로부터 벗어남이 없이 이 분야에 숙련된 자들에 의해서 쉽게 행해질 수 있다 따라서, 여기 첨부된 청구 범위는 여기 설명한 것으로 제한되게 하려는 것보다는 넓게 해석되도록 한 것이다.

Claims (24)

  1. 소스 영역 및 드레인 영역과, 상기 영역들 사이에 위치하는 채널 영역을 포함하는 반도체 기판과; 상기 반도체 기판의 적어도 상기 채널 영역 상에 형성된 게이트 절연막과; 상기 게이트 절연막 상에 형성된 게이트 전극을 구비한 전계효과 트랜지스터에 있어서; 상기 반도체 기판의 표면은, 결정학적으로 평탄한 평면을 갖는 복수의 테라스(terrace)와, 상기 복수의 테라스의 경계부에 위치하는 적어도 하나의 스텝(step)을 포함하고; 상기 스텝은, 실질적으로 채널 길이 방향을 따라 연장되고; 상기 게이트 전극은, 상기 복수의 테라스를 올라 타도록 형성되어 있는, 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 게이트 절연막은 열산화막으로부터 형성되고, 상기 열산화막의 두께는 4nm이하인, 전계효과 트랜지스터.
  3. 제1항에 있어서, 상기 게이트 절연막은 열산화막으로부터 형성되고, 상기 열산화막의 상면(상면(上面))의 형상은, 상기 열산화막의 하면(下面)의 형상과 동일한, 전계효과 트랜지스터.
  4. 제1,2,3항 중의 어느 한 항에 있어서, 동작시에, 상기 채녈영역 중에 생긴 전하가 상기 반도체 기판의 상기 채널 길이 방향을 따라서 이동하도록, 상기 소스 영역과 상기 채널 영역과 상기 드레인 영역이 배치된, 전계 효과 트랜지스터.
  5. 제1,2,3항 중의 어느 한 항에 있어서, 상기 반도체 기판은 0(零)이 아닌 오방위각(misorientation angle)을 가진 (001) 실리콘 기판인, 전계 효과 트랜지스터 .
  6. 제5항에 있어서, 상기 오방위각이 0도 보다 크고 4도 보다 작은, 전계 효과 트랜지스터.
  7. 제1항에 있어서, 상기 복수의 테라스의 각각의 위에는, 상기 채널 길이 방향으로 연장된 다이머 어레이(dimer array)가 형성되어 있는, 전계 효과 트랜지스터.
  8. 제7항에 있어서, 상기 스텝은 실질적으로 상측 테라스에 형성된 다이머 어레이에 평행한 스텝 A로 되는, 전계 효과 트랜지스터.
  9. 제8항에 있어서, 상기 반도체 기판은, 4도 보다 크고 15도 보다 작은 오방위각을 가진 (001) 실리콘 기판인, 전계 효과 트랜지스터.
  10. 제9항에 있어서, 상기 채널영역은, 상기 스텝의 견부(shoulder portion)에 형성된 양자 미세 라인이고, 상기 양자 미세 라인의 폭은 10nm이하인, 전계 효과 트랜지스터.
  11. 제1,2,3항중 어느 한 항에 있어서, 상기 복수의 테라스 중 임의의 테라스 상에는, 그 테라스에 인접한 테라스 상에 형성된 다이머 어레이에 직교하는 다이머 어레이가 형성되는, 전계 효과 트랜지스터.
  12. 소스 영역 및 드레인 영역과 상기 영역 사이에 위치하는 채널영역을 포함하는 반도체 기판과, 상기 반도체 기판의 적어도 상기 채널 영역상에 형성된 게이트 절연막과, 상기 게이트 걸연막 상에 형성된 게이트 전극을 구비한 전계 효과 트랜지스터 제조방법에 있어서; 상기 반도체 기판의 표면에, 결정학적으로 평탄한 면을 갖는 복수의 테라스와, 상기 복수의 테라스의 경계부에 위치하는 적어도 하나의 스텝을 형성하는 표면 처리 공정과; 상기 반도체 기판의 상기 표면에 상기 게이트 절연막을 형성하는 공정과; 상기 게이트 절연막 상에, 상기 복수의 테라스 상에 을라 타도록 상기 게이트 전극을 형성하는 공정과; 상기 스텝이 실질적으로 채널 길이 방향을 따라 연장되도록, 상기 소스 영역 및 상기 드레인 영역을 상기 반도체 기판 중에 형성하는 공정을 포함하는, 전계효과 트랜지스터 제조방법.
  13. 제12항에 있어서, 상기 표면 처리 공정은, 상기 반도체 기판을 진공 중에서 가열하는 공정을 포함하는, 전계효과 트랜지스터 제조방법.
  14. 제13항에 있어서, 상기 표면 처리 공정은, 1000℃ 이상의 온도로 가열하는, 전계효과 트랜지스터 제조방법.
  15. 제12항에 있어서, 상기 게이트 절연막을 형성하는 공정은, 상기 반도체 기판의 상기 표면을 열 산화하는 공정을 포함하는, 전계효과 트랜지스터 제조방법.
  16. 제12항에 있어서, 상기 표면 처리 공정 후에, 상기 반도체 기판에 소자 분리 구조를 설치하는 공정을 더 포함하는, 전계효과 트랜지스터 제조방법.
  17. 제12항에 있어서, 상기 반도체 기판으로는, 0이 아닌 오방위각을 가진 (001) 실리콘 기판을 사용하는, 전계효과 트랜지스터 제조방법.
  18. 제17항에 있어서, 상기 오방위각이 0도 보다 크고 4도 보다 작은, 전계효과 트랜지스터 제조방법.
  19. 제17항에 있어서, 상기 스텝의 높이는, 실리콘 단원자 층의 두께와 같은, 전계효과 트랜지스터 제조방법.
  20. 제17항에 있어서, 상기 오방위각이 4도 보다 큰, 전계효과 트랜지스터 제조방법.
  21. 제20항에 있어서, 상기 스텝의 높이는, 실리콘 단원자 층의 두께보다도 두꺼운, 전계효과 트랜지스터 제조방법.
  22. 제12항에 있어서, 상기 열산화막의 두께는 4nm이하인, 전계효과 트랜지스터 제조방법.
  23. 제12항에 있어서, 복수의 테라스와, 상기 복수의 테라스의 경계부에 위치한 스텝을 구비하는 반도체 기판을 형성하는 공정과; 상기 반도체 기판의 표면을 산화하는 것에 의해, 상기 스텝의 상기 경계부로부터 상기 반도체 기판에 평행하게 돌출하는 돌기부의 사이즈를 작게하고, 상기 경계부의 요철을 평탄화하는 공정을 포함하는, 전계효과 트랜지스터 제조방법.
  24. 제23항에 있어서, 상기 돌기부의 사이즈는 8nm 이하인, 전계효과 트랜지스터 제조방법.
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