KR100261268B1 - Fabrication method of gate electrode using lithograph and plating - Google Patents

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Abstract

PURPOSE: A method for fabricating a modified gate by a lithography and an electroplating method is provided to improve the characteristics of a device, by reducing a gate resistance by increasing a section area, and by reducing a parasitic component generated between a gate head and an ohmic layer with lengthening a leg of the gate. CONSTITUTION: An ohmic metal layer(AuGe/Ni/Au)(3) is formed after growing an active layer(2) on a compound semiconductor substrate(1). The first resist(4) for gate leg is deposited, and a gate electrode pattern is formed. The resist for gate leg is PMMA and is annealed at about 180 deg.C. And, electron beam lithography process is performed to form a narrow gate when forming a pattern. The width of the pattern is below 0.25 micrometer. Then, a base metal layer(Ti/Ni)(5) for electroplating is formed on the micro pattern. And, the second resist film(6) is deposited, and is patterned with a mask pattern of the gate head. That is, the gate head pattern is formed using a light exposure method to control a gate resistance. Then, a gold(7a,7) is electroplated on the gate metal, and then, the gate metal with a long leg and large head is formed by lifting off the resist layer.

Description

리소그라피와 전기도금 방법에 의한 변형 게이트의 제작 방법Method of fabricating strain gate by lithography and electroplating

본 발명은 좁은 간격이고 수직방향의 길이가 긴 미세 선폭의 변형 게이트 전극을 제어성 좋게 제조할 수 있게 하는 소자의 게이트 전극을 제조하는 제조 방법에 관한 것이다. 특히, 고주파로 동작하는 소자의 게이트 제작에 사용이 가능한 그리고 게이트 기생성분이 적고, 신뢰성이 높고, 고속 동작이 가능한 소자를 만들 수 있게 한다. 좁고 높은 선폭의 변형 게이트를 단면적이 크게 형성하는 공정에 관한 것으로서, 전기도금 방법과 리소그라피 공정을 사용하여 변형 게이트를 제작하기 위한 것이다.The present invention relates to a manufacturing method for manufacturing a gate electrode of a device that enables a narrowly spaced, long vertical line length of the modified gate electrode with good controllability. In particular, it enables the fabrication of devices that can be used for gate fabrication of devices operating at high frequencies, with low gate parasitics, high reliability, and high speed operation. The present invention relates to a process of forming a narrow, high line strain gate with a large cross-sectional area, and to fabricate a strain gate using an electroplating method and a lithography process.

기존의 방법에서는 변형 게이트를 가지는 소자는 고속소자 및 고주파 집적회로 제작등에 응용되고 있다. 종래의 방법에 의한 게이트 전극 부분의 단면 구조를 도 1에 나타내었다.In the conventional method, a device having a modified gate is applied to fabrication of a high speed device and a high frequency integrated circuit. The cross-sectional structure of the gate electrode part by the conventional method is shown in FIG.

도 1에 도시된 바와같이 반절연 갈륨 비소기판(1)의 위에 활성층(2)을 성장한 후 오믹 금속층(AuGe/Ni/Au)(3)을 형성하고, 그위에 1차 레지스터막(4)을 형성한후 게이트용 마스크로 게이트 전극용 패턴을 형성하며, 게이트 금속을 올려 리프트 오프하여 게이트 전극용 금속(7)을 형성하는 구조로 구성된다.As shown in FIG. 1, after the active layer 2 is grown on the semi-insulating gallium arsenide substrate 1, an ohmic metal layer (AuGe / Ni / Au) 3 is formed, and a primary resistor layer 4 is formed thereon. After forming, a gate electrode pattern is formed with a gate mask, and the gate metal is lifted off to form a gate electrode metal 7.

이와같은 종래 전극의 게이트 구조는, 게이트용 마스크로 게이트 전극용 패턴을 형성함에 있어서, 감광막 패턴을 기존의 노광 방법인 스테퍼나 전자빔을 사용하여 노광을 한다. 이 방법에 의해 게이트를 형성하는 경우에는 감광막 패턴의 머리부를 제작하기 어렵고, 좁고 긴 다리를 가지는 게이트 금속을 형성하기는 곤란하다. 그리고 게이트 저항이 크기 때문에 소자의 성능 개선에 한계가 있게 된다. 이 때문에 우수한 성능의 소자를 제작하기 위해서는 보다 우수한 성능을 가지는 게이트 금속 형성 공정을 개발할 필요가 있다.The gate structure of such a conventional electrode exposes the photosensitive film pattern using a stepper or an electron beam, which is a conventional exposure method, in forming the gate electrode pattern with the gate mask. When forming a gate by this method, it is difficult to produce the head of a photosensitive film pattern, and it is difficult to form the gate metal which has a narrow and long bridge. And because of the large gate resistance, there is a limit to the performance improvement of the device. For this reason, it is necessary to develop a gate metal forming process having better performance in order to manufacture a device having excellent performance.

본 발명은 전자빔과 광 노광 리소그라피를 전기도금 방법과 결합하여 변형 게이트 금속을 형성하는 방법으로 게이트 다리의 길이와 폭 및 머리부의 크기를 임의로 조절할 수 있게 하며, 담년적을 크게 하여 게이트 저항을 줄이고, 동시에 다리의 깊이를 길게하여 게이트 머리와 오믹층 사이에 생기는 기생성분을 줄일 수 있게 하여 소자의 특성을 향상 시킬 수 있도록 한 것이다.The present invention is a method of forming a modified gate metal by combining the electron beam and light exposure lithography with the electroplating method to arbitrarily adjust the length and width of the gate bridge and the size of the head, and to increase the dents to reduce the gate resistance, By increasing the depth of the legs to reduce the parasitic components between the gate head and the ohmic layer to improve the characteristics of the device.

각 소자의 게이트 금속은 초기의 감광막 두께와 전자빔의 노광 에너지로 조정하고 머리부는 광 노광으로 자유롭게 조절할 수 있도록 하므로서 기존의 공정 보다 재현성 있는 변형 게이트 금속을 얻을 수 있도록 한 것이다.The gate metal of each device is adjusted by the initial photoresist film thickness and the exposure energy of the electron beam, and the head part can be freely controlled by light exposure, thereby obtaining a more reproducible strain gate metal than a conventional process.

그리고 본 방법을 사용하여 게이트 머리와 바닥을 동시에 형성하도록 하여 추가의 공정이 불필요하며, 따라서 이 공정은 웨이퍼 내에서 균일하고 재현성 있는 게이트 전극을 얻을 수 있는 방법이다.In addition, the gate head and the bottom are formed at the same time using the present method, so that an additional process is unnecessary, and thus this process is a method of obtaining a uniform and reproducible gate electrode in the wafer.

도 1은 종래의 방법에 의해 제작된 전극의 게이트 부분의 단면도.1 is a cross-sectional view of a gate portion of an electrode produced by a conventional method.

도 2는 본 발명에 의한 변형 게이트의 구조를 보인 전극의 게이트 단면도.Figure 2 is a gate cross-sectional view of the electrode showing the structure of the modified gate according to the present invention.

도 3의 (a) 내지 (f)는 본 발명에 의한 변형 게이트의 제조 공정도.3 (a) to 3 (f) are manufacturing process diagrams of the modified gate according to the present invention.

＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

1 : 반절연 갈륨비소 기판 2: 활성층1: semi-insulating gallium arsenide substrate 2: active layer

3 : 오믹 금속층 4 : 1차 레지스터막3: ohmic metal layer 4: primary register film

5 : 베이스 금속 6 : 2차 레지스터막5: base metal 6: secondary register film

7a : 게이트 금속층 다리부분 7 : 게이트 금속층7a: gate metal layer bridge portion 7: gate metal layer

도 2는 본 발명에 의한 방법으로 종래의 방법과의 비교를 위한 개략도 이고 도 3의 (a) 내지 (f)는 본 발명에 의하여 변형 게이트를 형성하는 방법의 실시 예를 나타내는 것이다. 각 도면을 참조하여 제조공정을 상세히 설명하면 다음과 같다.Figure 2 is a schematic diagram for comparison with the conventional method by the method according to the present invention and Figure 3 (a) to (f) shows an embodiment of a method of forming a modified gate according to the present invention. Referring to each drawing in detail the manufacturing process as follows.

도 3의 (a)에 도시된 바와 같이, 화합물 반도체 기판(1) 위에 활성층(2)를 성장한 후 오믹 금속층(AuGe/Ni/Au)(3)을 형성 한다.As shown in FIG. 3A, after the active layer 2 is grown on the compound semiconductor substrate 1, an ohmic metal layer (AuGe / Ni / Au) 3 is formed.

그 위에 에 도 3의 (b)와 같이, 게이트 다리부분의 금속용 1차 레지스트(4)를 도포하고, 게이트 전극용 패턴을 형성한다. 다리부분용 레지스트(4)는 PMMA를 사용하고 180℃정도에서 열처리 한다. 패턴 형성 시 게이트를 좁게 형성하기 위해서 전자빔 리소그라피 공정을 사용한다. 패턴의 폭은 0.25미크론 이하의 미세한 크기이며, 형성된 감광막의 두께를 1미크론정도 되도록 높게 형성 한다. 현상은 IPA와 MIBK를 사용하여 일정한 온도에서 수행한다. 이때 다리의 길이는 제1차 레지스트의 두께로 조절되며, 게이트와 오믹층 상이에 생기는 기생성분을 최소화 할 수 있게 한다.On it, as shown in Fig. 3B, the metal primary resist 4 of the gate leg portion is coated to form a pattern for the gate electrode. The leg resist 4 is heat treated at about 180 ° C. using PMMA. An electron beam lithography process is used to form a narrow gate in pattern formation. The width of the pattern is a fine size of 0.25 microns or less, and the thickness of the formed photoresist film is formed to be about 1 micron high. The development is carried out at a constant temperature using IPA and MIBK. At this time, the length of the leg is controlled by the thickness of the first resist, and it is possible to minimize the parasitic components generated between the gate and the ohmic layer.

이어서, 도 3의 (c)와 같이, 형성된 미세 패턴 위에 전기도금용 베이스 금속층(5)인 Ti / Ni을 증착한다.Subsequently, as shown in FIG. 3C, Ti / Ni, the base metal layer 5 for electroplating, is deposited on the formed fine pattern.

그리고 도 3의 (d)와 같이, 2차 레지스터막(6)을 증착하고, 이를 게이트 머리부분의 마스크 패턴으로 패터닝한다. 즉, 게이트 저항을 조절하기 위해 머리부 패턴을 광 노광 방법을 사용하여 형성한다. 이때 머리부분의 크기는 마스크 패턴의 크기로 조절한다. 머리부분의 단면적(폭과 금속층 두께의 곱)의 크기가 게이트 저항에 반비례 하므로 머리부분을 크게하면 게이트 저항이 줄어든다.As shown in FIG. 3D, the secondary register layer 6 is deposited and patterned into a mask pattern of a gate head. That is, the head pattern is formed using a light exposure method to adjust the gate resistance. The size of the head is adjusted by the size of the mask pattern. Since the size of the cross section of the head (the product of the width and the thickness of the metal layer) is inversely proportional to the gate resistance, the larger the head reduces the gate resistance.

도 3의 (e)와 같이, 게이트 금속은 전기 금 도금 방법을 사용하여 금(7a, 7)을 전기도금 한다. 이때 도금 속도가 매우 중요하며 초기의 게이트 다리부분(7a)을 도금 할 때에는 분당 500Å 이하의 낮은 속도로 도금을 하여 도금된 금의 밀도가 크게 하여야 한다.As shown in FIG. 3E, the gate metal is electroplated with gold 7a and 7 using an electrogold plating method. At this time, the plating speed is very important and when plating the initial gate bridge portion 7a, the plating gold should be plated at a low speed of 500 kW or less to increase the density of the plated gold.

도 3f와 같이 레지스트 층을 리프트 오프하여 다리가 길고 머리가 큰 게이트 금속을 형성한다.As shown in FIG. 3F, the resist layer is lifted off to form a gate metal having a long leg and a large head.

본 발명은 전자빔과 광 노광 리소그라피를 전기도금 방법과 결합하여 변형게이트 금속을 형성하는 방법으로 게이트 다리의 길이와 폭 및 머리부의 크기를 임의로 조절할 수 있게 하여 게이트 저항을 줄이고 동시에 기생성분을 줄일 수 있게 하여 소자의 특성을 향상 시킬 수 있도록 한 것이다. 각 소자의 게이트 금속은 초기의 감광막 두께와 전자빔의 노광에너지로 조정하고 머리부는 광 노광으로 자유롭게 조절할 수 있도록 하므로서 기존의 공정 보다 재현성 있는 변형 게이트 금속을 얻을 수 있도록 한 것이다. 그리고 본 방법을 사용하여 게이트 머리와 바닥을 동시에 형성하도록 하여 추가의 공정이 불필요하며, 따라서 이 공정은 웨이퍼 내에서 균일하고 재현성 있는 게이트 전극을 얻을 수 있는 방법이다.The present invention is a method of forming a modified gate metal by combining the electron beam and light exposure lithography with the electroplating method to arbitrarily adjust the length and width of the gate bridge and the size of the head to reduce the gate resistance and at the same time reduce the parasitic components This is to improve the characteristics of the device. The gate metal of each device is adjusted by the initial photoresist film thickness and the exposure energy of the electron beam, and the head part can be freely controlled by light exposure, thereby obtaining a deformable gate metal more reproducible than the conventional process. In addition, the gate head and the bottom are formed at the same time using the present method, so that an additional process is unnecessary, and thus this process is a method of obtaining a uniform and reproducible gate electrode in the wafer.

본 발명은 전자빔과 광 노광 리소그라피를 전기도금 방법과 결합하여 좁고 다리가 긴 게이트 금속을 쉽게 제작 할 수 있다. 그리고 변형 T-모양의 게이트 전극을 가지는 변형 게이트를 종래의 예와 비교하여 1회의 전자빔 리소그라피와 광 리소그라피 공정을 사용 하는 것 만으로 게이트 길이를 작게 형성하고, 게이트 다리를 길게 하며, 이에 더해 제어성 좋게 형성할 수 있다. 이 방법에 의하면 게이트 자체의 저항, 게이트와 소자 사이에 생기는 기생 성분을 작게 할 수 있어서 안정하고 좋은 특성을 가지는 소자 및 회로를 제조할 수 있다.The present invention combines an electron beam and light exposure lithography with an electroplating method to easily produce a narrow and long gate metal. Compared to the conventional example, the modified gate having the modified T-shaped gate electrode is formed to have a smaller gate length, a longer gate bridge, and more controllability using only one electron beam lithography and optical lithography process. Can be formed. According to this method, the resistance of the gate itself, the parasitic components generated between the gate and the device can be made small, and devices and circuits having stable and good characteristics can be manufactured.

본 발명은 전자빔과 광 노광 리소그라피를 전기도금 방법과 결합하여 변형 게이트 금속을 형성하는 방법으로 게이트 다리의 길이와 폭 및 머리부의 크기를 임의로 조절할 수 있게 하여 게이트 저항을 줄이고 동시에 기생성분을 줄일 수 있게 하여 소자의 특성을 향상 시킬 수 있도록 한 것이다. 각 소자의 게이트 금속의 다리부분 모양과 크기는 초기의 감광막 두께와 전자빔의 노광 에너지로 조정하고 머리부는 광 노광으로 자유롭게 조절할 수 있도록 하므로서 기존의 공정 보다 재현성 있는 변형 게이트 금속을 얻을 수 있도록 한 것이다. 그리고 본 방법을 사용하여 게이트 머리와 바닥을 동시에 형성하도록 하여 추가의 공정이 불필요하며, 따라서 이 공정은 웨이퍼 내에서 균일하고 재현성 있는 게이트 전극을 얻을 수 있는 방법이다.The present invention is a method of forming a modified gate metal by combining the electron beam and light exposure lithography with the electroplating method to arbitrarily adjust the length and width of the gate bridge and the size of the head to reduce the gate resistance and at the same time reduce the parasitic components This is to improve the characteristics of the device. The shape and size of the legs of the gate metal of each device are adjusted by the initial photoresist film thickness and the exposure energy of the electron beam, and the head part can be freely controlled by light exposure, thereby obtaining a more reproducible modified gate metal. In addition, the gate head and the bottom are formed at the same time using the present method, so that an additional process is unnecessary, and thus this process is a method of obtaining a uniform and reproducible gate electrode in the wafer.

Claims (4)

기판 위에 활성층과 오믹 금속층을 형성하고, 그 위에 게이트 다리부분의 금속을 형성하기 위한 1차 레지스트를 다리부분의 길이에 맞도록 도포하고 이를 패터닝 하는 단계와,Forming an active layer and an ohmic metal layer on the substrate, and applying and patterning a primary resist for forming the metal of the gate leg on the leg to the length of the leg, 그 1차 레지스터에 의해 패터닝된 전면에 전기도금 용 베이스 금속층을 증착 하는 단계와,Depositing an electroplating base metal layer on the front surface patterned by the primary resistor; 그 위에 2차 레지스터막을 도포하고 게이트 저항을 조절하기 위해 머리부 패턴을 광 노광 방법을 사용하여 형성하는 단계와,Applying a secondary resist film thereon and forming a head pattern using a light exposure method to adjust the gate resistance, 게이트 금속을 전기 금 도금 방법을 사용하여 증착하고 리프트 오프하여 게이트 금속을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 리소그라피와 전기도금 방법에 의한 변형 게이트의 제작 방법.And depositing and lifting off the gate metal using an electrogold plating method to form the gate metal. 제 1 항에 있어서, 상기 전기 도금 단계는,The method of claim 1, wherein the electroplating step, 금의 도금속도를 조절하여 도금된 금의 밀도를 조절하되, 게이트 다리부분을 도금할때 분당 500Å 이하의 낮은 속도로 도금하여 도금하여 도금된 금의 밀도를 크게 하는 것을 특징으로 하는 리소그라피와 전기도금 방법에 의한 변형 게이트의 제작 방법.Lithography and electroplating are characterized by controlling the plating speed of gold to control the density of plated gold, but plating the gate bridge at a low speed of 500Å / min or less to increase the density of the plated gold. Method for producing a deformed gate by the method. 제 1 항에 있어서,The method of claim 1, 상기 1차 레지스터를 도포하고 패터닝하는 단계는,Applying and patterning the primary resistor, 레지스터는 PMMA를 사용하고, 180℃ 정도로 열처리 하며, 패턴 형성시 게이트를 좁게 형성하기 위해서 전자림 리소그라피 공정을 이용하고, 패턴의 폭은 0.25미크론 이하의 미세한 크기로 형성하며, 형성된 감광막의 두께를 1미크론 정도 되도록 높게 형성하는 것을 특징으로 하는 리소그라피와 전기도금 방법에 의한 변형 게이트의 제작 방법.The resistor is heat treated at about 180 ° C using PMMA, an electron rim lithography process is used to form a narrow gate at the time of pattern formation. A method of fabricating a modified gate by lithography and electroplating, characterized in that it is formed as high as about a micron. 제 1 항에 있어서, 상기 2차 레지스트를 도포하고 게이트 머리부분을 패터닝하는 단계는,The method of claim 1, wherein applying the secondary resist and patterning the gate head, 게이트 저항을 조절하기 위해 머리부 패턴을 광 노광 방법을 사용하여 형성하고 머리부분의 크기는 마스크 패턴의 크기로 조절하는 것을 특징으로 하는 리소그라피와 전기도금 방법에 의한 변형 게이트의 제작 방법.A method of manufacturing a modified gate by lithography and electroplating, characterized in that the head pattern is formed using a light exposure method to adjust the gate resistance, and the size of the head part is adjusted to the size of the mask pattern.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7141464B2 (en) 2004-10-12 2006-11-28 Electronics And Telecommunications Research Institute Method of fabricating T-type gate
US7380407B2 (en) 2004-08-04 2008-06-03 Samsung Electronics Co., Ltd. Multi air conditioning system and method for operating the same
US8466462B2 (en) 2008-08-21 2013-06-18 Samsung Display Co., Ltd. Thin film transistor and method of fabricating the same

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