KR100259172B1 - 반도체 메모리 소자의 내부 전압 스위칭 회로 - Google Patents

반도체 메모리 소자의 내부 전압 스위칭 회로 Download PDF

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Abstract

본 발명은 반도체 메모리소자에 있어서, 다수의 DC 전압 레벨을 측정하기 위한 하나의 공통패드만을 배열하고, 스탠바이모드시 어드레스 핀의 입력조합에 따라 다수의 DC 전압 발생기로부터 발생된 DC 전압중 하나를 스위칭하여 공통 패드에 인가하여 DC 레벨을 측정하도록 할 수 있는 스위칭회로에 관한 것이다.
본 발명은 반도체 메모리소자의 다수의 내부전압발생기로부터 발생된 내부전압의 DC 레벨을 측정하기 위한 공통패드와; 제1 및 제2어드레스 입력을 입력하여 상기 다수의 내부전압 발생기로부터 발생된 내부전압중 하나를 선택하여 상기 공통패드로 스위칭하기 위한 내부전압 선택부와; 제3어드레스 입력을 입력하여, 상기 내부전압 선택부를 통해 다수의 내부전압중 하나를 공통 패드로 스위칭한 후 상기 공통패드를 일정전위로 프리차아지시켜주기 위한 프리차아지부를 포함한다.

Description

반도체 메모리소자의 내부전압 스위칭회로
본 발명은 반도체 메모리소자에 관한 것으로서, 보다 상세하게는 다수의 DC 내부전압을 테스트하기 위해 하나의 공통패드만을 배열하고, 다수의 내부전압 발생기로부터 발생된 다수의 내부 DC 전압중 하나만을 선택하여 공통패드로 스위칭시켜 주기위한 내부전압 스위칭회로에 관한 것이다.
현재 반도체 공정은 보다 많은 넷다이(net die)의 구현과 고집적 경향에 따라 칩사이즈를 감소시키려는 노력이 계속되고 있다. 그러나, 현재 칩내의 패드의 경우에는 웨이퍼 레벨 테스트시 프로빙능력(probing performance) 측면에서의 제약 때문에 특정크기(100μm) 이상의 디멘죤(dimension)이 아직 요구되고 있는 실정이다.
종래의 반도체 메모리소자는 도 1에 도시된 바와같이, DC 전압 레벨을 테스트하기 위한 다수의 패드(VPP, VBLP, VBB) 등이 칩내의 셀어레이 영역(CA)사이에 배열되어 있었다.
따라서, 종래의 반도체 메모리소자는 도 1에 도시된 바와같이 셀어레이영역(CA)사이에 다수의 패드들이 배열되어 있는데, 이들중 다수의 DC 전압 예를 들면, VPP, VBLP, VBB 등을 테스트하기 위한 다수의 패드들(1-3)이 칩내의 셀어레이 영역(CA)사이에 각각 독립된 형태로 할당되어 있기 때문에 칩내에서 많은 면적을 차지하게 된다.
그러므로, 여러종류의 내부전압(VPP, VBLP, VBB, VREF, VCP)에 대해 DC 레벨을 측정하기 위해서는 내부전압 발생기의 종류에 일대일로 대응되는 패드가 필요하게 되었다. 이러한 내부전압 발생기로부터 발생된 DC 전압을 테스트하기 위한 다수의 패드가 각각 독립적으로 칩내에 할당되어 있기 때문에, 소자의 칩사이즈를 감소시키기 위해서는 회로설계에 필요한 유효 디자인 영역의 감소가 불가피하게 되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 다수의 내부전압 발생기로부터 발생된 DC 전압을 하나의 공통패드를 통해 테스트를 가능케하는 반도체 메모리소자의 내부전압 스위칭회로를 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 다수의 내부 전압발생기로부터 발생된 DC 전압중 하나만을 선택하여 공통패드로 스위칭시켜 줌으로써, 하나의 공통패드만으로도 다수의 DC 전압 레벨을 특정할 수 있도록 하는 반도체 메모리소자의 내부전압 스위칭회로를 제공하는 데 있다.
본 발명의 또 다른 목적은 다수의 내부 전압발생기로부터 발생된 DC 전압을 하나의 공통패드만으로 테스트가 가능케 하여 반도체 메모리소자중 패드에 할당된 면적을 감소시킬 수 있는 반도체 메모리소자의 내부전압 스위칭회로를 제공하는 데 있다.
본 발명의 또 다른 목적은 다수의 내부 전압발생기로부터 발생된 DC 전압을 테스트하기 위한 패드로 하나의 공통패드만을 배열하여 반도체 메모리소자의 칩사이즈를 감소시킬 수 있도록 한 반도체 메모리소자의 내부전압 스위칭회로를 제공하는 데 있다.
도 1은 종래의 반도체 메모리소자의 내부 DC전압을 테스트하기 위한 패드의 배치도,
도 2는 본 발명의 실시예에 따른 반도체 메모리소자의 내부 DC 전압을 테스트하기 위한 공통 패드의 배치도,
도 3은 본 발명의 실시예에 따른 반도체 메모리소자의 내부전압 스위칭회로의 블록도,
도 4는 도 3의 내부전압 스위칭회로의 상세회로도,
(도면의 주요 부분에 대한 부호의 설명)
10 : 내부전압 선택부 20 : 프리차아지부
11 - 13 : 선택수단 CP : 공통패드
MT1, MT2, MT4, MT6 : NMOS 트랜지스터
MT3, MT5 : PMOS 트랜지스터
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 메모리소자의 다수의 내부전압발생기로부터 발생된 내부전압의 DC 레벨을 측정하기 위한 공통패드와; 제1 및 제2어드레스 입력에 응답하여 상기 다수의 내부전압 발생기로부터 발생된 내부전압중 하나를 선택하여 상기 공통패드로 스위칭하기 위한 내부전압 선택부와; 제3어드레스 입력을 입력하여 상기 공통패드를 일정전위로 프리차아지시켜주기 위한 프리차아지부를 포함하는 반도체 메모리소자의 내부전압 스위칭회로를 제공하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 내부전압 선택부는 내부전압 발생기로부터 발생된 내부전압 VPP, VBLP, VBB 중 하나를 선택하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 내부전압 선택부는 상기 제1 및 제2어드레스 입력을 입력하여 상기 다수의 내부전압중 VPP를 선택하여 상기 공통 패드로 스위칭하기 위한 제1선택수단과; 상기 제1 및 제2어드레스 입력을 입력하여 상기 다수의 내부전압중 VBLP를 선택하여 상기 공통패드로 스위칭하기 위한 제2선택수단과; 상기 제1어드레스를 입력하여 상기 다수의 내부전압중 VBB를 선택하여 상기 공통패드로 스위칭하기 위한 제3선택수단을 구비하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 내부전압 선택부의 제1선택수단은 게이트에 상기 제2어드레스 입력이 인가되고 드레인에 상기 내부전압 VPP 이 인가되는 제1NMOS 트랜지스터와; 게이트에 상기 제1어드레스 입력이 인가되고 드레인이 상기 제1NMOS 트랜지스터의 소오스에 연결되며 소오스가 상기 공통패드에 연결되는 제2NMOS 트랜지스터로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 내부전압 선택부의 제2선택수단은 상기 제2어드레스 입력이 게이트에 인가되고 소오스에 상기 내부전압 VBLP 가 인가되는 제1PMOS 트랜지스터와; 상기 제1어드레스 입력이 게이트에 인가되고 드레인이 상기 제1PMOS 트랜지스터의 드레인에 연결되며 소오스가 상기 공통패드에 연결되는 제3NMOS 트랜지스터로 구성되는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 내부전압 선택부의 제3선택수단은 상기 제1어드레스 입력이 게이트에 인가되고 소오스에 상기 내부전압 VBB 이 인가되며 드레인이 상기 공통패드에 연결되는 제2PMOS 트랜지스터로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 프리차아지부는 상기 내부전압 선택부의 선택수단중 하나가 선택되어 공통패드에 연결되어 해당하는 내부전압을 측정한 후 선택되지 않은 다른 선택수단이 플로팅되는 것을 방지하기 위해 상기 공통패드를 일정전압으로 프리차아지시켜 주는 역할함과 동시에, 공통패드에 충전되어 있는 전하가 상기 내부전압 선택부의 선택수단들을 통해 역류하는 것을 방지하기 위해 상기 공통패드를 접지전압으로 프리차아지시켜 주는 역할을 하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 프리차아지부는 게이트에 제3어드레스 입력이 인가되고, 드레인이 상기 공통패드에 연결되며, 소오스가 접지된 제4NMOS 트랜지스터로 구성되는 것을 특징으로 한다.
이하 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 칩내의 DC 테스트용 패드의 배치도를 도시한 것이다. 도 2의 본 발명의 실시예에 따른 패드의 배치도를 살펴보면, 도 1에서는 DC 테스트용 패드가 3개의 DC 레벨(VPP, VBLP, VBB)을 측정하기 위하여 3개 배열되어 있음에 반하여, 본 발명에서는 하나의 공통 패드(CP)만이 배열되어 있다.
도 3은 본 발명의 실시예에 따른 스위칭회로의 블럭도를 도시한 것이고, 도 4는 도 3의 상세회로도를 도시한 것이다.
본 발명의 내부전압 스위칭회로는 반도체 메모리소자 내부에 있는 DC 전압 발생기로부터 발생된 DC 전압(VPP, VBLP, VBB)중 하나를 선택하여 공통 패드(CP)로 인가하여 줌으로써, DC 레벨 측정기가 선택된 DC 전압 레벨을 측정하도록 하는 스위칭회로이다.
도 3 및 도 4를 참조하면, 본 발명의 내부전압 스위칭회로는 내부전압의 DC 레벨을 측정하기 위한 공통패드(CP)와, 제1 및 제2어드레스 입력(A0, A1)를 입력하여 다수의 내부전압(VPP, VBLP, VBB)중 하나를 선택하여 상기 공통패드(CP)로 스위칭하기 위한 내부전압 선택부(10)와, 상기 내부전압 선택부(10)를 통해 다수의 내부전압중 하나를 공통 패드로 스위칭한 후 상기 공통패드(CP)를 일정전위, 예를 들면 접지레벨로 프리차아지시켜주기 위한 프리차아지부(20)를 포함한다.
상기 내부전압 선택부(10)는 내부전압 발생기(도면상에는 도시되지 않음)로부터 발생된 내부전압 VPP, VBLP, VBB 중 하나를 선택하기 위한 제1 내지 제3선택수단(11-13)을 구비한다.
즉, 본 발명의 내부전압 선택부(10)는 상기 제1 및 제2어드레스 입력(A0, A1)을 입력하여 상기 다수의 내부전압중 VPP를 선택하여 상기 공통 패드(CP)로 스위칭하기 위한 제1선택수단(11)과, 상기 제1 및 제2어드레스 입력(A0, A1)을 입력하여 상기 다수의 내부전압중 VBLP를 선택하여 상기 공통패드(CP)로 스위칭하기 위한 제2선택수단(12)과, 상기 제1어드레스(A0)를 입력하여 상기 다수의 내부전압중 VBB를 선택하여 상기 공통패드(CP)로 스위칭하기 위한 제3선택수단(13)을 구비한다.
상기 내부전압 선택부(10)의 제1선택수단(11)은 게이트에 상기 제2어드레스 입력(A1)이 인가되고 드레인에 상기 내부전압 VPP 이 인가되는 제1NMOS 트랜지스터(MT1)와, 게이트에 상기 제1어드레스 입력(A0)이 인가되고 드레인이 상기 제1NMOS 트랜지스터(MT1)의 소오스에 연결되며 소오스가 상기 공통패드(CP)에 연결되는 제2NMOS 트랜지스터(MT2)로 이루어진다.
상기 내부전압 선택부(10)의 제2선택수단(12)은 상기 제2어드레스 입력(A1)이 게이트에 인가되고 소오스에 상기 내부전압 VBLP 가 인가되는 제1PMOS 트랜지스터(MT3)와, 상기 제1어드레스 입력(A0)이 게이트에 인가되고 드레인이 상기 제1PMOS 트랜지스터(MP3)의 드레인에 연결되며 소오스가 상기 공통패드(CP)에 연결되는 제3NMOS 트랜지스터(MT4)로 이루어진다.
상기 내부전압 선택부(10)의 제3선택수단(13)은 상기 제1어드레스 입력(A0)이 게이트에 인가되고 소오스에 상기 내부전압 VBB 이 인가되며 드레인이 상기 공통패드(CP)에 연결되는 제2PMOS 트랜지스터(MT5)로 이루어진다.
상기 프리차아지부(20)는 게이트에 제3어드레스 입력이 인가되고, 드레인이 상기 공통패드에 연결되며, 소오스가 접지된 제4NMOS 트랜지스터로 구성되어 상기 공통패드(CP)를 일정전압 즉, 접지전위로 프리차아지시켜 준다.
상기 프리차아지부(20)는 상기 내부전압 선택부(10)의 선택수단(11 - 13)중 하나 예를 들면 제1선택수단(11)이 선택되어 공통패드(CP)에 연결되어 해당하는 내부전압(VPP)을 측정한 후 선택되지 않은 다른 선택수단(12, 13)이 플로팅되는 것을 방지하기 위해 상기 공통패드(CP)를 접지전압으로 프리차아지시켜 주는 역할을 한다.
또한, 상기 프리차아지부(20)는 공통패드(CP)에 충전되어 있는 전하가 상기 내부전압 선택부(10)의 선택수단들(11 -13)을 통해 역류하는 것을 방지하기 위해 상기 공통패드(CP)를 접지전위로 프리차아지시켜 주는 역할을 한다.
상기한 바와같은 구성을 갖는 본 발명의 반도체 메모리소자의 내부전압 스위칭회로의 동작을 설명하면 다음과 같다.
먼저, 제2어드레스 입력(A1)에 관계없이 제1어드레스 입력(A0)으로 로우상태의 신호가 인가되면, 상기 내부전압 선택부(10)에서는 제1선택수단(11)의 NMOS 트랜지스터(MT2)가 턴오프되어 내부전압 VPP 는 선택되지 않으며, 제2선택수단(12)의 NMOS 트랜지스터(MT4)도 턴오프되어 내부전압 VBLP 는 선택되지 않는다.
그러나, 상기 내부전압 선택부(10)의 제3선택수단(13)에서는 PMOS 트랜지스터(MT5)가 턴온되어 내부전압 VBB 가 공통패드(CP)로 인가된다. 따라서, 공통패드(CP)에 인가된 내부전압(VBB)의 DC 레벨을 측정하게 된다.
한편, 제1어드레스 입력(A0)으로 하이상태의 신호가 인가되는 경우에는 제2어드레스 입력(A1)에 따라 제1선택수단 또는 제2선택수단중 하나를 선택하게 된다.
예를 들어, 제2어드레스 입력(A1)이 로우상태인 경우에는 상기 내부전압 선택부(10)의 제1선택수단(11)은 NMOS 트랜지스터(MT1)가 턴오프되어 내부전압 VPP 는 선택되지 않는다. 이때, 로우상태의 제2어드레스 입력(A1)에 의해 제2선택수단(12)의 PMOS 트랜지스터(MT3)가 턴온되어 내부전압 VBLP 가 선택된다,
따라서, 제2선택수단(12)에 의해 선택된 내부전압 VBLP 는 공통패드(CP)로 스위칭되어 내부전압 VBLP 의 DC 레벨이 측정되게 된다.
한편, 제2어드레스 입력(A1)으로 하이상태의 신호가 인가되는 경우에는, 제2선택수단(12)의 PMOS 트랜지스터(MT3)는 턴오프되고, 제1선택수단(11)의 NMOS 트랜지스터(MT1)는 턴온된다.
이에 따라, 내부전압 VPP 이 선택되어 공통패드(CP)에 인가되어 내부전압 VPP 의 DC 레벨이 측정되어진다.
상기의 내부전압 선택부(10)의 제1 내지 제3선택수단(11 - 13)을 통한 내부전압이 선택되어 측정되는 경우에는 제3어드레스 입력(A2)으로 로우상태의 신호가 프리차아지부(20)에 인가된다. 따라서, 프리차아지부(20)는 NMOS 트랜지스터(MT6)가 턴오프되어 동작을 하지 않는다.
하지만, 상기의 내부전압 선택부(10)의 제1 내지 제3선택수단(11 - 13)을 통한 내부전압이 선택되어 측정된 후에는, 제1 내지 제3선택수단(11 - 13)의 플로팅을 방지하기 위하여 제3어드레스 입력으로 하이상태의 신호가 인가된다. 따라서, 상기프리차아지부(20)의 NMOS 트랜지스터(MT6)는 턴온되어 공통패드(CP)를 접지전압으로 프리차아지시켜 주게 된다.
상기 프리차아지부(20)는 공통패드(CP)를 접지전압으로 프리차아지시켜 줌으로써, 공통패드(CP)에 충전되어 있던 전하가 상기 선택수단(11 - 13)을 통해 내부전압 발생기 특히 VBB를 발생하는 내부전압 발생기로 역류되는 것을 방지하는 역할을 한다.
도면상에는 도시되지 않았으나, 상기 스위칭회로의 입력신호로 인가되는 어드레스 입력(A0, A1, A2)는 반도체 메모리소자 내부의 어드레스 핀으로부터 생성된 내부신호로서, 반도체 메모리소자의 정전기(ESD) 보호회로의 뒷단에 배열된 어드레스 버퍼의 입력신호를 사용한다.
이때, 어드레스 핀의 입력 임피던스(input impedance)는 트랜지스터의 면적에 대한 게이트 옥사이드 캐패시턴스 성분으로 표현되는데, 트랜지스터의 사이즈를 감안해볼 때 그의 값은 크지 않다.
상기 어드레스 입력(A0, A1, A2)은 각각의 내부전압 VPP, VBLP, VBB 의 내부전압을 상기 선택수단(11 - 13)을 구성하는 트랜지스터의 VT(문턱전압)의 드롭(drop)없이 공통패드(CP)로 전달하기 위해서는 측정하고자 하는 DC 레벨이상(NMOS 트랜지스터의 경우) 또는 DC 레벨이하(PMOS 트랜지스터의 경우)의 게이트 입력이 필요하다.
상기한 바와같은 본 발명에 따르면, 다수의 내부전압 발생기로부터 발생된 DC 전압을 본 발명의 내부전압 스위칭회로를 통해 선태가여 공통패드로 스위칭하여 주는 것이 가능하게 한다. 따라서, 다수의 내부 전압발생기로부터 발생된 DC 전압 레벨을 측정하기 위하여 하나의 공통패드만을 사용함으로써, 패드수를 감소시키고, 이에 따라 칩면적에서 패드가 차지하는 면적을 감소시킬 수 있다.
또한, 다수의 DC 전압 측정을 위해 하나의 공통패드만이 필요하므로, 패드에 할당된 면적을 감소시키게 되어 반도체 메모리소자의 칩사이즈를 감소시킬 수 있다.
본 발명은 3개의 내부전압을 스위칭하는 경우만을 예시하였으나, 반도체 메모리소자내부에서 발생되는 다수의 내부전압을 하나의 공통패드만으로 스위칭이 가능하다.

Claims (10)

  1. 반도체 메모리소자의 다수의 내부전압발생기로부터 발생된 내부전압의 DC 레벨을 측정하기 위한 공통패드와;
    제1 및 제2어드레스 입력을 입력하여 상기 다수의 내부전압 발생기로부터 발생된 내부전압중 하나를 선택하여 상기 공통패드로 스위칭하기 위한 내부전압 선택부와;
    제3어드레스 입력을 입력하여 상기 공통패드를 일정전위로 프리차아지시켜주기 위한 프리차아지부를 포함하는 것을 특징으로 하는 반도체 메모리소자의 내부전압 스위칭회로.
  2. 제1항에 있어서, 상기 내부전압 선택부는 내부전압 발생기로부터 발생된 내부전압 VPP, VBLP, VBB 중 하나를 선택하는 것을 특징으로 하는 반도체 메모리소자의 내부전압 스위칭회로.
  3. 제2항에 있어서, 상기 내부전압 선택부는
    상기 제1 및 제2어드레스 입력을 입력하여 상기 다수의 내부전압중 VPP를 선택하여 상기 공통 패드로 스위칭하기 위한 제1선택수단과;
    상기 제1 및 제2어드레스 입력을 입력하여 상기 다수의 내부전압중 VBLP를 선택하여 상기 공통패드로 스위칭하기 위한 제2선택수단과;
    상기 제1어드레스를 입력하여 상기 다수의 내부전압중 VBB를 선택하여 상기 공통패드로 스위칭하기 위한 제3선택수단을 구비하는 것을 특징으로 하는 반도체 메모리소자의 내부전압 스위칭회로.
  4. 제3항에 있어서, 상기 내부전압 선택부의 제1선택수단은
    게이트에 상기 제2어드레스 입력이 인가되고 드레인에 상기 내부전압 VPP 이 인가되는 제1NMOS 트랜지스터와;
    게이트에 상기 제1어드레스 입력이 인가되고 드레인이 상기 제1NMOS 트랜지스터의 소오스에 연결되며 소오스가 상기 공통패드에 연결되는 제2NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 내부전압 스위칭회로.
  5. 제4항에 있어서, 상기 내부전압 선택부의 제2선택수단은
    상기 제2어드레스 입력이 게이트에 인가되고 소오스에 상기 내부전압 VBLP 가 인가되는 제1PMOS 트랜지스터와;
    상기 제1어드레스 입력이 게이트에 인가되고 드레인이 상기 제1PMOS 트랜지스터의 드레인에 연결되며 소오스가 상기 공통패드에 연결되는 제3NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 내부전압 스위칭회로.
  6. 제5항에 있어서, 상기 내부전압 선택부의 제3선택수단은
    상기 제1어드레스 입력이 게이트에 인가되고 소오스에 상기 내부전압 VBB 이 인가되며 드레인이 상기 공통패드에 연결되는 제2PMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 내부전압 스위칭회로.
  7. 제3항에 있어서, 상기 프리차아지부는 상기 내부전압 선택부의 선택수단중 하나가 선택되어 공통패드에 연결되어 해당하는 내부전압을 측정한 후 선택되지 않은 다른 선택수단이 플로팅되는 것을 방지하기 위해 상기 공통패드를 일정전압으로 프리차아지시켜 주는 역할을 것을 특징으로 하는 반도체 메모리소자의 내부전압 스위칭회로.
  8. 제3항에 있어서, 상기 프리차아지부는 공통패드에 충전되어 있는 전하가 상기 내부전압 선택부의 선택수단들을 통해 역류하는 것을 방지하기 위해 상기 공통패드를 일정전압으로 프리차아지시켜 주는 역할을 하는 것을 특징으로 하는 반도체 메모리소자의 내부전압 스위칭회로.
  9. 제7항 또는 제8항에 있어서, 상기 프리차아지부는 상기 공통패드를 접지전압으로 프리차아지시켜 주는 것을 특징으로 하는 반도체 메모리소자의 내부전압 스위칭회로.
  10. 제9항에 있어서, 상기 프리차아지부는 게이트에 제3어드레스 입력이 인가되고, 드레인이 상기 공통패드에 연결되며, 소오스가 접지된 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 내부전압 스위칭회로.
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