KR100259081B1 - 다층 배선 기판 및 그의 제조방법 - Google Patents
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Abstract
다층 배선 기판 및 그의 제조방법에 관한 것으로 특히, 비아 홀없이 각층간을 연결시켜 미세한 선폭의 다층 배선 기판을 제공할 수 있는 다층 배선 기판 및 그의 제조방법에 관한 것이다. 이와 같은 다층 배선 기판은 제 1 홀이 형성된 제 1 기판, 상기 제 1 홀을 제외한 상기 제 1 기판상에 형성된 제 1 배선층, 상기 제 1 홀에 소정거리 이격되어 상기 제 1배선층상에 형성된 제 1절연막, 상기 노출된 제 1 배선층 표면 및 상기 제 1 홀에 인접한 상기 제 1 절연막의 측면에 형성된 제 1 도금층, 상기 제 1 절연막의 상측면에 상기 제 1 홀보다, 큰 제 2 홀을 갖고 형성된 제 2 기판, 상기 제 2 기판상에 형성된 제 2 배선층, 상기 제 2 홀에 소정거리 이격되어 상기 제 2 배선층상에 형성된 제 2 절연막, 상기 노출된 제 2 배선층 표면 및 상기 제 2 홀에 인접한 상기 제 2 절연막의 측면에 형성된 제 2 도금층, 상기 제 1, 제 2 홀내에 형성되는 제 1, 제 2 전도층을 구비한 콘넥터를 포함한다.
Description
본 발명은 다층 배선 기판 및 그의 제조방법에 관한 것으로 특히, 비아 홀없이 각층간을 연결시켜 미세한 선폭의 다층 배선 기판을 제공할 수 있는 다층 배선 기판 및 그의 제조방법에 관한 것이다.
이하에서, 첨부된 도면을 참조하여 종래 다층 배선 기판 제조방법을 첨부된 도면 을 참조하여 설명하기로 한다.
도 1a 내지 도 1j는 본 발명 다층 배선 기판의 제조공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 제 1 에폭시(epoxy) 기판(1)상에 제 1 배선층(2)을 형성한다. 이때 상기한 바와 같은, 제 1 에폭시 기판(1)은 PCB(Printed Circuit Board)기판이다.
도 1b에 나타낸 바돠 같이, 상기 제 1 에폭시 기판(2)상에 제 1 배선층(2)을 형성한다.
도 1c에 나타낸 바와 같이, 상기 제 1배선층(2)상에 제 1 절연막(3)을 형성한다.
도 1d에 나타낸 바와 같이, 상기 제 1 절연막(3)상에 제 1 감광막(4)을 도포한다.
도 1e에 나타낸 바와 같이, 상기 비아 홀영역을 정의하여 비아 홀영역의 상기 제 1 감광막(4)을 노광 및 형상공정으로 선택적으로 패터닝한다.
도 1f에 나타낸 바와 같이, 패터닝된 상기 제 1감광막(4)을 마스크로 이용한 식각공정으로 상기 제 1 절연막(3)을 선택적으로 제거하여 제 1 비아 홀(5)을 형성한다.
도 1g에 나타낸 바와 같이, 상기 비아 홀(5) 바닥의 상기 제 1 배선층(2)표면 및 제 1 절연막(3), 제 1 감광막(4)의 측면에 선택적으로 제 1 비아 금속층(Via Metal Layer)(6)을 형성한다.
도 1h에 나타낸 바와 같이, 상기 제 1 감광막(4)을 제거한다.
도 1i에 나타낸 바와 같이. 상기 제 1 비아 금속층(6)을 포함한 상기 제 1 절연막(3) 전면에 제 2 배선층(7)을 형성한다.
도 1j에 나타낸 바와 같이, 상기 제 2 배선층(7)상에 제 2 절연막(8)을 형성한다. 이어서, 도면상에 도시하지는 않았지만 에폭시 기판이 다층일 경우 상기 제 2 절연막(8)상에 제 2 감광막(도시하지 않음)을 도포한다음 노광 및 현상하는 공정으로 제 2 감광막을 패터닝하는 공정과, 패터닝된 제 2 감광막을 마스크로 이용한 식각공정으로 상기 제 2 절연막(8)을 식각하여 제 2 비아 홀 (도시하지 않음)을 형성하는 공정과, 상기 제 2 비아 홀을 통해 제 2 배선층(7)과 콘택되는 제 2 비아 금속층(도시하지 않음)을 형성하는 공정과, 그리고 상기 제 2 비아 금속층상에 제 3 배선층(도시하지 않음)을 형성하는 공정 제 3 절연막(도시하지 않음)을 제 3 배선층에 형성하는 공정등으로 반복 진행하게 된다. 이때, 상기한 바와 같은 제 2 비아 홀(도시하지 않음)은 제 1비아 홀(5)과 동일한 위치에 형성하지는 않는다. 왜냐하면 V자 형상으로 비아 홀이 형성되고, 배선층의 표면으로 비아 금속층이 형성되기 때문에 그 상측으로 V자 형상의 비아 금속층을 계속해서 적층하기가 어렵기 때문인 것으로 단자문제를 개선하기 위하여 상측에 형성하는 비아 홀은 하층 배선 층중 평탄한 위치의 배선층상에 하게 된다.
종래 다층 배선 기판 제조방법에 있어서는 비아 홀을 형성할 때 단차 문제를 개선하기 위하여 평탄한 위치의 배선층을 찾게 되므로 다층 배선 기판을 콘택시키기 위한 공정이 복잡할 뿐만 아니라 미세 선폭을 구현하는데 제약이 따르게 되는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 다층 배선 기판 제조방법의 문제점을 해결하기 위하여 안출한 것으로 다층의 에폭시 기판의 동일한 위치를 펀칭한다음 펀칭으로 제거된 부분에 전도층이 포함된 세라믹 컨넥터를 삽입하여 전기적으로 연결하므로 단순한 공정으로 미세 선폭을 구현하기에 적당한 다층 배선 기판 및 그의 제조방법을 제공하는데 그 목적이 있다.
제 1a도 내지 제 1j도는 종래 다층 배선 기판의 다층 배선 형성공정 단면도
제 2도는 본 발명 다층 배선 기판의 단면 구조도
제 3a도 내지 제 3k도는 본 발명 다층 배선 기판의 다층 배선 형성공정 단면도
제 4도는 본 발명 다층 컨넥터으 단면 구조도
* 도면의 주요부분에 대한 부호의 설명
11, 11a : 제 1, 제 2 에폭시 기판 12, 12a : 제 1, 제 2 배선층
13, 13a : 제 1, 제 2 절연막 14 : 제 1 감광막
15 : 제 1절연막 홀 16, 16a : 제 1, 제 2 홀
17, 17a : 제 1, 제 2도금층 18 : 세라믹
19, 19a : 제 1, 제 2 전도층 20 :콘넥터
본 발명에 따른 다층 배선 기판은 제 1 홀이 형성된 제 1기판, 상기 제 1 홀을 제외한 상기 제 1 기판상에 형성된 제 1 배선층, 상기 제 1 홀에 소정거리 이격되어 상기 제 1 배선층상에 형성된 제 1 절연막, 상기 노출된 제 1 배선층 표면 및 상기 제 1 홀에 인접한 상기 제 1 절연막의 측면에 형성된 제 1 도금층, 상기 제 1 절연막의 상측면에 상기 제 1 홀보다 큰 제 2 홀을 갖고 형성된 제 2 기판, 상기 제 2 기판상에 형성된 제 2 배선층, 상기 제 2 홀에 소정거리 이격되어 상기 제 2 배선층상에 형성된 제 2 절연막, 상기 노출된 제 2 배선층 표면 및 상기 제 2 홀에 인접한 상기 제 2 절연막의 측면에 형성된 제 2 도금층, 상기 제 1, 제 2 홀내에 형성되는 제 1, 제 2 전도층을 구비한 컨넥터를 포함한다. 그리고, 상기한 바와 같은 다층 배선 기판의 제조방법은 제 1 기판을 준비하는 단계, 상기 제 1 기판상에 제 1 배선층, 제 1 절연막을 차례로 형성하는 단계, 상기 제 1 절연막을 선택적으로 제거하는 단계, 상기 제 1 절연막이 제거되어 노출된 상기 제 1 배선층을 상기 제 1 절연막이 제거된 폭보다 작은 폭으로 펀칭하여 제 1 홀을 형성하는 단계, 상기 제 1 홀의 상기 제 1 배선층 측면 및 제 1 절연막측면으로 제 1 도금층을 형성하는 단계, 상기 제 1 홀보다 큰 제 2 홀을 갖는 제 2 기판을 준비하는 단계, 상기 제 2 기판상에 제 2 배선층을 형성하는 단계, 상기 제 2 홀에 인접한 상기 제 2 배선층상에 제 2 절연막을 형성하는 단계, 상기 제 2 배선층의 노출된 표면에 제 2 도금층을 형성하는 단계, 상기 제 1, 제 2 홀내에 제 1, 제 2 전도층을 구비한 컨넥터를 삽입하는 단계, 그리고, 상기 컨넥터의 상하측면에 솔더 레지스트 용액으로 전면을 평탄하게 하는 단계를 포함한다.
이와 같은 본 발명 다층 배선 및 그의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 말명 다층 배선 기판의 단면 구조도이다.
본 발명 다층 배선 기판의 단면 구조는 도 2에 나타낸 바와 같이, 제 1 홀(15)이 형성된 제 1 기판(11)과, 상기 제 1홀(15)을 제외한 상기 제 1기판(11)상에 형성된 제 1 배선층(12)과, 상기 제 1 홀(15)에 인접한 상기 제 1 배선층(12)상에 형성된 제 1 절연막(13)과, 상기 노출된 제 1배선층(12) 표면 및 상기 제 1홀(15)에 인접한 상기 제 1 절연막(13)의 측면에 형성된 제 1 도금층(17)과, 상기 제 1 절연막(13)의 상측면에 상기 제 1 홀(15)보다 큰 제 2 홀(16a)을 갖고 형성된 제 2 기판(11a)과, 상기 제 2 기판(11a)상에 형성된 제 2 배선층(12a)과, 상기 제 2 홀(16a)에 인접한 상기 제 2 배선층(12a)상에 형성된 제 2 절연막(13a)과, 상기 노출된 제 2 배선층(12a) 표면 및 상기 제 2 홀(16a)에 인접한 상기 제 2 절연막(13a)의 측면에 형성된 제 2 도금층(17a)과, 상기 제 1, 제 2 홀(16)(16a)내에 형성되는 제 1, 제 2 전도층(19)(19a)을 구비한 컨넥터(20)를 포함한다.
이때, 상기 컨넥터(20)는 세라믹 컨넥터이며, 상기 제 1, 제 2 전도층(19)(19a)은 금(Gold)으로 구성되어 상기 제 1, 제 2 배선층(12)(12a)과 제 1, 제 2 도금층(17)(17a)과 각각 접속된다. 이때, 상기 제 1, 제 2 도금층(17)(17a)은 무전해 도금층이다.
도 3a 내지 도 3k는 본 발명 다층 배선 기판의 다층 배선 형성공정 단면도이다.
먼저, 도 3a에 나타낸 바와 같이, 제 1 에폭시 기판(11)을 준비한다.
도 3b에 나타낸 바와 같이, 상기 제 1 에폭시 기판((11)상에 제 1 배선층(12)을 형성한다.
도 3c에 나타낸 바와 같이, 상기 제 1 배선층(12)상에 제 1 절연막(13)을 형성한다.
도 3d에 나타낸 바와 같이, 상기 제 1 절연막 (13)상에 제 1 감광막(14)을 도포한다.
도 3e에 나타낸 바와 같이, 컨넥터 영역을 정의하여 컨넥티 영역의 상기 제 1 감광막(14)을 노광 및 현상하여 선택적으로 패터닝한다.
도 3f에 나타낸 바와 같이, 패터닝된 상기 감광막(14)을 마스크로 이용한 식각공정으로 상기 제 1 절연막(13)을 선택적으로 제거하여 제 1 배선층(12)의 상측면을 노출시키는 제 1 절연막 홀(15)을 형성한다.
도 3g에 나타낸 바와 같이, 노출된 상기 제 1 배선층(12) 및 제 1에폭시기판(11)을 펀칭하여 제 1 홀(16)을 형성한다. 이때, 드릴(drill)을 사용하여 펀칭하면 된다. 이때, 상기 제 1 홀(16)의 폭을A라 하기로 한다.
도 3h에 나타낸 바와 같이, 무전해 도금법을 이용하여 상기 제 1 홀(16)의 측면으로 노출된 제 1 배선층(12)의 측면 및 제 1 절연막(13) 측면의 제 1 배선층(12)의 상측에 제 1 도금층(17)을 형성한다.
도 3i에 나타낸 바와 같이, 상기 제 1 감광막(14)을 제거한다.
그리고, 도면상에 도시하지는 않았지만 상기한 바와 같은 제 1 홀(16)의 폭인A보다 큰 폭의 제 2 홀(16a)을 갖는 제 2 에폭시 기판(11a)과 상기 제 2 에폭시 기판 (11a)상에 형성된 제 2 배선층(12a)과, 상기 제 2 홀(16a)에 인접한 제 2 배선층(12a)상에 형성된 제 2 절연막 (13a)과, 상기 제 2 배선층(12a)의 측면 및 제 2 홀(16a)측면의 제 2 배선층(12a) 측면에 형성된 제 2 도금층(17a)을 포함하여 구비한 다른 에폭시 기판(11a)을 준비한다.
도 3j에 나타낸 바와 같이, 상기한 바와 같은 제 2 에폭시 기판(11a)을 상기 제 1 에폭시 기판(11)의 제 1 절연막(13)상에 적층한다. 이때, 접착제(도시하지 않음)를 사용하여 접착한다.
도 3k에 나타낸 바와 같이, 상기 제 1, 제 2홀(16)(16a)내에 제 1, 제 2 전도층(19)(19a)을 구비한 컨넥터(20)를 삽입한다. 그다음, 솔더 레지스터(solder resister)용액을 칠하여 상기 컨넥터(20)의 빈공간과 제 1, 제 2 에폭시 기판(11)(11a)을 평탄하게 해준다.
이때, 상기 제 1, 제 2 전도층(19)(19a)은 금으로 형성되고, 상기 제 1, 제 2 도금증(17)(17a)과 콘택시켜 전기적으로 연결될 수 있도록 한다. 이때, 상기 컨넥터는 원추형상으로 형성되는데 바닥면은 평평하도록 형성한다. 그리고, 상기 컨넥터(20)의 상기 제 1, 제 2 전도층(19)(19a)은 세라믹(ceramic)으로 형성된다.
도 4은 본 발명 다층 컨넥터의 단면 구조도이다.
본 발명 다층 컨넥터는 도 4에 나타낸 바와 같이 세라믹(18)내에 제 1, 제 2 배선층(19)(19a)이 세락믹(18)에 의해 절연되어 형성된 구조를 갖고 있다.
본 발명에 따른 다층 배선 기판 및 그의 제조방법에 있어서는 비아 홀없이 컨넥터를 삽입할 수 있도록 상하층의 기판의 동일한 위치에 홀을 형성한 구조를 이용하게 되므로 단차 문제없이 상하층기판을 연결시켜 줄수 있으므로 기판을 적층하고 접속하는 공정이 단순해지고 특히, 미세 선폭을 구현하는데 적당하므로 고속 고밀도 제품의 실장가능한 고밀도 다층 배선 기판을 제공할 수 있다.
Claims (4)
- 제 1 홀이 형성된 제 1기판 :상기 제 1 홀을 제외한 상기 제 1 기판상에 형성된 제 1 배선층 :상기 제 1홀에 소정거리 이격되어 상기 제 1 배선층상에 형성된 제 1 절연막 :상기 노출된 제 1 배선층 표면 및 상기 제 1 홀에 인접한 상기 제 1 절연막의 측면에 형성된 제 1 도금층 :상기 제 1 절연막의 상측면에 상기 제 1 홀보다 큰 제 2 홀을 갖고 형성된 제 2 기판 :상기 제 2 기판상에 형성된 제 2 배선층 :상기 제 2 홀에 인접한 상기 제 2 배선층상에 형성된 제 2 절연막 :상기 노출된 제 2 배선층 표면 및 상기 제 2 홀에 인접한 상기 제 2 절연막의 측면에 형성된 제 2 도금층 :상기 제 1, 제 2 홀내에 형성되는 제 1, 제 2 전도층을 구비한 컨넥터를 포함하여 구성됨을 특징으로 하는 다층 배선 기판.
- 제 1 항에 있어서, 상기 컨넥터를 세라믹 컨넥터이며, 상기 제 1, 제 2 전도층은 금으로 형성됨을 특징으로 하는 다층 배선 기판
- 제 1기판을 준비하는 단계 :상기 제 1 기판상에 제 1 배선층, 제 1 절연막을 차례로 형성하는 단계 :상기 제 1 절연막을 선택적으로 제거하는 단계 :상기 제 1절연막이 제거되어 노출된 상기 제 1 배선층을 상기 제 1 절연막이 제거된 폭보다 작은 폭으로 펀칭하여 제 1 홀을 형성하는 단계 :상기 제 1 홀의 상기 제 1 배선층 측면 및 제 1 절연막측면으로 제 1 도금층을 형성하는 단계 :상기 제 1홀보다 큰 제 2 홀을 갖는 제 2 기판을 준비하는 단계 :상기 제 2 기판상에 제 2 배선층을 형성하는 단계 :상기 제 2 홀에 인접한 상기 제 2 배선층상에 제 2 절연막을 형성하는 단계 :상기 제 2 배선층의 노출된 표면에 제 2 도금층을 형성하는 단계 :상기 제 2 기판을 상기 제 1절연막상에 적층하는 단계 :상기 제 1, 제 2 홀내에 제 1, 제 2 전도층을 구비한 컨넥터를 삽입하는 단계 :상기 컨넥터의 상하측면에 솔더 레지스터 용액으로 전면을 평탄하게 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 다층 배선 기판 제조방법.
- 제 3 항에 있어서, 상기 제 1, 제 2 도금층은 무전해 도금법으로 형성하는 것을 특징으로 하는 다층 배선 기판 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980006398A KR100259081B1 (ko) | 1998-02-27 | 1998-02-27 | 다층 배선 기판 및 그의 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980006398A KR100259081B1 (ko) | 1998-02-27 | 1998-02-27 | 다층 배선 기판 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990071132A KR19990071132A (ko) | 1999-09-15 |
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ID=19533923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980006398A KR100259081B1 (ko) | 1998-02-27 | 1998-02-27 | 다층 배선 기판 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100259081B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8119448B2 (en) | 2009-10-28 | 2012-02-21 | Samsung Electronics Co., Ltd. | Semiconductor chip, wafer stack package using the same, and methods of manufacturing the same |
-
1998
- 1998-02-27 KR KR1019980006398A patent/KR100259081B1/ko not_active IP Right Cessation
Cited By (1)
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|---|---|---|---|---|
| US8119448B2 (en) | 2009-10-28 | 2012-02-21 | Samsung Electronics Co., Ltd. | Semiconductor chip, wafer stack package using the same, and methods of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990071132A (ko) | 1999-09-15 |
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