KR100253503B1

KR100253503B1 - Ds2급 신호의 비동기 전송 모드(atm)망 정합장치

Info

Publication number: KR100253503B1
Application number: KR1019970028289A
Authority: KR
Inventors: 최승수
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-06-27
Filing date: 1997-06-27
Publication date: 2000-04-15
Also published as: KR19990004239A

Abstract

본 발명은 클럭 정보와 함께 DS2급 신호를 ATM 셀화하여 ATM망에 전송하고, ATM망 기준 클럭으로부터 DS2급 신호의 클럭 정보를 복원하여 DS2급 신호를 서비스 할 수 있도록 한 DS2급 신호의 ATM망 정합장치에 관한 것으로, DS2급 신호와 ATM망 기준 클럭과의 차이분인 SRTS 값을 발생하는 송신측 STRS 발생부(30)와, ATM 셀 헤드를 발생하는 ATM 셀 헤드 발생부(40)와, 송신측 STRS 발생부(30)의 SRTS 값으로부터 ATM 셀의 첫번째 옥텟을 발생하는 정보필드 첫번째 옥텟 발생부(41)와, DS2 급신호를 ATM 셀의 47옥텟 단위로 구성 및 분리하는 정보필드 47옥텟 구성 및 분리부(42)와, ATM 셀 헤드 발생부(40)의 헤드와 정보 필드 첫번째 옥텟 발생부(41)의 첫번째 옥텟의 정보 필드와 정보필드 47옥텟 구성 및 분리부(42)의 47옥텟의 정보필드를 ATM 셀로 구성하고, ATM망으로부터 입력되는 ATM셀을 헤드와 정보 필드로 분리하는 ATM셀 구성 및 분리부(43)와, ATM망에서 전송되는 ATM 셀로부터 SRTS 값을 발생하는 수신측 SRTS 발생부(50)와, 송신측 SRTS 발생부(30)의 SRTS 값과 수신측 SRTS발생부(50)의 SRTS 값의 비교를 통해 ATM 망 기준클럭으로부터 DS2급 신호의 클럭을 복원하여 DS2급 신호를 발생하는 복원 클럭 발생부(60)로 구성된다.

Description

DS2급 신호의 비동기 전송 모드(ATM)망 정합장치

본 발명은 클럭 정보와 함께 DS2(Digital Signal Level 2)급 신호를 비동기 전송모드(Asynchronous Transfer Mode; 이하, 'ATM'이라 칭함) 셀(Cell)화하여 ATM망에 전송하고, ATM 망 기준클럭으로부터 DS2급 신호의 클럭 정보를 복원하여 DS2급 신호를 서비스할 수 있도록 한 DS2급 신호의 ATM망 정합장치에 관한 것이다.

일반적으로 전화, 데이터, 화상, 팩시밀리 등 다양한 전기통신 서비스를 하나의 디지털 통신망으로 종합하여 제공하는 광대역 종합 정보 통신망(B-ISDN; Broadband Intergrated Services Digital Network)에서, 다양한 광대역 통신 서비스를 통합 수용하기 위한 핵심 기술로써 가장 중요한 기술에는 ATM 기술이 있다.

이러한 ATM 기술은 서로 다른 별개의 서비스들을 통합하여 광대역 종합 정보 통신망에 제공하기 위해 필요한 기술로서, 다양한 통신 서비스를 제공하는 각종의 통신망을 통합하고 운용 및 관리함으로써 광대역 종합 정보 통신망에 통합 통신 서비스를 제공하도록 한다.

이에 따라, 최근에는 타망을 ATM 망으로 통합하거나 가입자 엑세스 망까지도 ATM 망으로 통합하는 안이 제안되고 있어, 일반전화, 데이터 서비스, ISDN 서비스등 기존의 DS2급 신호를 ATM 망으로 접속하기 위한 장치의 개발이 무엇보다 필요하다.

이때, ATM 망에서는 ATM망의 세 계층(물리 계층, ATM 계층, AAL(ATM Adaptation Layer)계층)중 AAL 계층에서의 DS2급 신호의 서비스를 위해 DS2급 신호의 동기 정보 전달이 요구되며, 또한 전달된 동기 정보로부터 클럭을 복원하여 DS2급 신호를 서비스하는 것이 매우 중요하다.

본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 그 목적은 클럭 정보와 함께 DS2급 신호를 셀화하여 ATM 망에 전송하고, ATM 망 기준클럭으로부터 DS2급 신호의 클럭 정보를 복원하여 DS2급 신호를 서비스할 수 있도록 한 DS2급 신호의 ATM망 정합장치를 제공하는 데에 있다.

이러한 목적을 달성하기 위한 본 발명의 DS2급 신호의 ATM 망 정합장치는, DS2 급 신호와 ATM 망의 기준클럭 신호의 차이분인 클럭 정보 SRTS값과 함께 DS2급 신호를 ATM 셀로 구성하여 ATM망으로 전송하도록 하고, 상기 ATM망으로 전송되는 SRTS 값과 DS2급 서비스를 제공하기 위해 ATM 망에서 전송되는 ATM 셀의 SRTS값의 비교를 통해 ATM 망 기준클럭으로부터 DS2급 신호의 SRTS 값을 복원하여 DS2급 신호를 서비스할 수 있도록 함을 특징으로 한다.

제1도는 본 발명에 의한 DS2급 신호의 비동기 전송 모드(ATM)망 정합장치의 블록 구성도.

* 도면의 주요부분에 대한 부호의 설명

10 : DS2 LIU 20 : 망 기준클럭 발생부

30 : 송신측 SRTS 발생부 31 : 제1 분주기

32 : 제2분주기 33 : 제1 4비트 계수기

34 : 제1 래치부 40 : ATM 셀 헤드 발생부

41 : 정보필드 첫번째 옥텟 발생부

42 : 정보필드 47옥텟 구성 및 분리부

43 : ATM 셀 구성 및 분리부 50 : 수신측 SRTS 발생부

51 : 제3 분주기 52 : 제4 분주기

53 : 제2 4비트 계수기 54 : 제2 래치부

60 : 복원 클럭 발생부 61 : SRTS검출부

62 : 비교기 63 : 분주기 선택부

64 : 제5 분주기 65 : 제6 분주기

이하, 첨부된 도면을 참고하여 본 발명에 의한 DS2급 신호의 ATM망 정합장치의 구성 및 동작을 상세히 설명한다.

제1도는 본 발명에 의한 DS2급 신호의 ATM망 정합장치의 블록 구성도로서, 6.312Mhz의 DS2급 신호 또는 MPEG2 TS(Moving Picture Expert Group 2 Transport Stream)신호를 송/수신하는 DS2 LIU(Line Interface Unit)(10)와, 155.52Mhz의 ATM 망 기준클럭을 발생하는 망 기준클럭 발생부(20)와, 상기 DS2 LIU(10)를 통해 입력되는 DS2급 신호와 상기 망 기준클럭 발생부(20)에서 출력되는 망 기준클럭과의 차이분인 SRTS(Synchronous Residual Time Stamp)값을 발생하는 송신측 SRTS 발생부(30)와, ATM 셀의 5옥텟의 헤드를 발생하는 ATM 셀 헤드 발생부(40)와, 상기 송신측 SRTS 발생부(30)에서 발생된 SRTS 값으로부터 ATM 셀의 48옥텟의 정보필드중 첫번째 옥텟을 발생하는 정보필드 첫번째 옥텟 발생부(41)와, DS2급 신호를 ATM 셀의 48옥텟의 정보필드중 첫번째 옥텟을 제외한 나머지 47옥텟 단위로 구성 및 분리하는 정보필드 47옥텟 구성 및 분리부(42)와, 상기 ATM 셀 헤드 발생부(40)에서 발생된 헤드와 정보필드 첫번째 옥텟 발생부(41)에서 발생된 첫번째 옥텟의 정보필드와 상기 정보필드 47옥텟 구성 및 분리부(42)에서 구성된 47옥텟의 정보 필드를 입력하여 ATM 셀로 구성하고, ATM 망으로부터 입력되는 ATM 셀을 각각 헤드와 정보필드로 분리하는 ATM셀 구성 및 분리부(43)와, 상기 ATM 망에서 전송되는 ATM 셀로 부터 SRTS 값을 발생하는 수신측 SRTS 발생부(50)와, 상기 송신측 SRTS발생부(30)에서 발생된 SRTS값과 상기 수신측 SRTS발생부(50)에서 발생된 SRTS값의 비교를 통해 ATM 망 기준클럭으로부터 DS2급 신호의 클럭을 복원하여 DS2급 신호를 발생하는 복원 클럭 발생부(60)로 구성된다.

상기 송신측 SRTS 발생부(30)는 상기 DS2 LIU(10)를 통해 입력되는 6.312Mhz의 DS2급 신호를 3008분주하는 제1 분주기(31)와, 상기 망 기준클럭 발생부(20)에서 출력되는 155.52Mhz의 망 기준클럭을 20분주하는 제2 분주기(32)와, 상기 제2 분주기(32)에 의해 20분주된 7.776Mhz의 기준클럭을 계수하는 제1 4비트 계수기(33)와, 상기 제1 분주기(31)에 의해 3008분주된 클럭으로 상기 제1 4비트 계수기(33)에서 계수된 4비트의 SRTS 값을 래치하여 상기 정보필드 첫번째 옥텟 발생부(41)에 출력하는 제1 래치부(34)로 구성된다.

상기 수신측 SRTS 발생부(50)는 상기 복원 클럭 발생부(60)에서 복원된 6.312Mhz의 DS2급 신호를 3008분주하는 제3 분주기(51)와, 상기 망 기준클럭 발생부(20)에서 출력되는 155.52Mhz의 망 기준클럭을 20분주하는 제4 분주기(52)와, 상기 제4 분주기(52)에 의해 20분주된 7.776Mhz의 기준클럭을 계수하는 제2 4비트 계수기(53)와, 상기 제3 분주기(51)에 의해 3008분주된 클럭으로 상기 제2 4비트 계수기(53)에서 계수된 4비트의 SRTS 값을 래치하여 상기 복원 클럭 발생부(60)에 출력하는 제2 래치부(54)로 구성된다.

상기 복원 클럭 발생부(60)는 상기 정보필드 첫번째 옥텟 발생부(41)에서 발생된 첫번째 옥텟으로부터 4비트의 SRTS 값을 검출하는 SRTS검출부(61)와, 상기 SRTS검출부(61)에서 검출된 SRTS 값과 상기 수신측 SRTS 발생부(50)의 제2 래치부(54)에서 출력되는 SRTS값을 비교하는 비교기(62)와, 상기 비교기(62)에서 출력되는 차이값에 따라 분주기 제어값을 출력하는 분주기 선택부(63)와, 상기 망 기준클럭 발생부(20)에서 출력되는 155.52Mhz의 망 기준클럭을 2분주하는 제5 분주기(64)와, 상기 분주기 선택부(63)에서 출력되는 제어값에 따라 상기 제5 분주기(64)에서 2분주된 77.76Mhz의 클럭을 12분주 또는 13분주하여 상기 DS2 LIU(10)와 수신측 SRTS 발생부(50)의 제3 분주기(51)에 출력하는 제6분주기(65)로 구성된다.

상기와 같이 구성된 본 발명에 의한 DS2급 신호의 ATM망 정합장치의, 동작을 설명하면 다음과 같다.

여기서, 본 발명에서의 ATM 셀은 5옥텟의 헤드와 48옥텟의 정보필드로 총 53옥텟으로 구성되며, 상기 48옥텟중 첫번째 옥텟은 1비트의 CSI(Convergence Sublayer Indication)와 3비트의 SN(Sequence Number)과 4비트의 SNP(Sequece Number Protection)로 구성된다.

본 발명에서는 DS2급 신호 또는 MPEG2 TS의 신호를 ATM 망에 접속시키기 위해 상기 클럭 정보와 함께 DS2급 신호 또는 MPEG2 TS의 신호를 ATM 셀로 구성하도록 하는데, 먼저, 송신측 SRTS 발생부(30)의 제1분주기(31)에서는 DS2 LIU(10)를 통해 입력되는 6.312Mhz의 DS2급 신호를 3008분주하여 제1 래치부(34)에 출력한다.

이때, 본 발명의 ATM 망 정합장치에서는 8개의 ATM 셀의 정보필드(47옥텟×8비트×8개의 셀=3008)당 4비트의 SRTS 값을 전송하도록 되어 있어 상기 제1 분주기(31)가 6.312Mhz의 DS2급 신호를 3008분주하게 된다.

이어, 상기 제2 분주기(32)는 망 기준클럭 발생부(20)에서 출력된 155.52Mhz의 망 기준클럭을 20분주하여 7.776Mhz의 기준클럭, 즉 4비트의 SRTS값을 생성한다.

이때, 20분주를 사용한 이유는 기준클럭의 범위는 6.312Mhz의 DS2급 서비스 주파수보다 크고 2배의 서비스 주파수보다 작아야 하며(6.312Mhz ＜ 7.776Mhz＜2×6.312Mhz)망 기준클럭으로부터 정수를 분주가능해야 하기 때문에 20분주를 사용하였다.

그리고 나서, 제1 4비트 계수기(33)는 상기 제2 분주기(32)에서 분주된 4비트의 SRTS값을 계수하고, 제1 분주기(31)에서 출력되는 클럭에 따라 제1 래치부(34)가 상기 제1 4비트 계수기(33)에서 계수된 4비트의 SRTS 값을 상기 정보필드 첫번째 옥텟 발생부(41)에 전송한다.

이때, 상기 4비트의 SRTS값은 ATM 셀의 정보필드 첫번째 옥텟으로, 8개의 셀중 홀수 셀일때만(SN=1,3,5,7) CSI비트 한 비트씩 취하여 총 CSI 4 비트 값을 전송하게 된다.

이어, ATM 셀 헤드 발생부(40)에서 발생되는 ATM 셀 헤드와 상기 4비트의 SRTS값을 수신한 상기 정보필드 첫번째 옥텟 발생부(41)에서 발생되는 첫번째 옥텟과 DS2급 신호를 ATM 셀의 48옥텟의 정보필드중 첫번째 옥텟을 제외한 나머지 47 옥텟 단위로 구성하는 47옥텟 구성 및 분리부(42)에서 구성된 47옥텟을 ATM 셀 단위로 구성하여 ATM 망에 전송함으로써 DS2급 신호 또는 MPEG2 TS의 신호를 ATM 망에 접속시키도록 한다.

한편, 상기 ATM 망에서 출력되는 ATM 셀로부터 DS2급 신호 또는 MPEG2 TS의 클럭 정보를 복원하여 DS2급 신호 또는 MPEG2 TS신호의 서비스를 수행하기 위해서는, 먼저 복원 클럭 발생부(60)의 SRTS 검출부(61)가 DS2급 신호를 ATM 망으로 전송하기 위해 상기 정보 필드 첫번째 옥텟 발생부(41)에서 발생한 첫번째 옥텟으로부터 4비트의 SRTS값을 검출하여 비교기(62)로 출력한다.

그리고, 수신측 SRTS 발생부(50)의 제2 4비트 계수기(53)는 155.52MHz의 망 기준클럭을 20분주한 제4 분주기(52)의 4비트의 SRTS 값을 계수하고, 제2 래치부(54)의 래치신호에 따라 상기 제2 4 비트 계수기(53)의 SRTS 값을 상기 비교기(62)로 출력한다.

이때, 상기 제2 래치부(54)는 ATM 망에서 출력되는 ATM셀로부터 DS2급 신호의 클럭을 복원하는 복원 클럭 발생부(60)의 제6 분주기(65)에서 출력되는 DS2급 신호를 3008분주한 제3 분주기(51)의 클럭에 따라 동작하게 된다.

상기와 같은 동작을 통해 ATM 망에서 출력되는 ATM 셀로부터 검출한 SRTS값과 현재 ATM 망으로 전송중인 SRTS값을 각각 입력한 비교기(62)는 SRTS값의 차이분을 계산하여 상기 분주기 선택부(63)에 출력한다.

그러면, 상기 분주기 선택부(63)는 비교기(62)에서 출력되는 차이분을 통해 제6 분주기(65)가 출력값을 정하기 위한 제어값을 출력한다.

즉, 상기 분주기 선택부(63)는 비교기(62)에서 출력되는 SRTS 값(+7∼-8)에 따라 상기 제6 분주기(65)에서 출력할 값을 결정하는데, 기본주기는 현재 서비스 80클럭에 비교기(62)에서 출력된 SRTS값을 더한 값(80+SRTS)으로 주기가 결정되고, 이때 매주기마다 제6 분주기(65)에서 출력된 77.76Mhz의 13분주한 클럭(77.76/13=5.554Mhz)을 27클럭 출력하고, 나머지 주기(80+SRTS-13)동안 12분주한 클럭(77.76Mhz/12=6.48Mhz)값으로 출력한다.

일예로, 상기 비교기(62)에서 출력된 SRTS 차이값이 "0"이면 서비스 클럭의 80주기 단위로 상기 제5 분주기(64)의 망 기준클럭으로 입력되는 77.76Mhz의 13분주를 27클럭 출력하고 12분주한 클럭을 53클럭 출력하는 주기를 가지고 동작한다.

이에 따라, 상기 제6 분주기(65)를 통해 출력되는 DS2급 신호는 DS2 LIU(10)를 통해 6.312Mhz의 신호로 출력되어 DS2급 신호를 서비스할 수 있게 된다.

이상, 상기 설명에서와 같이 본 발명은 클럭 정보와 함께 DS2급 신호를 셀화하여 ATM 망에 전송하고, ATM 망 기준클럭으로부터 DS2급 신호의 클럭 정보를 복원하여 DS2급 신호를 서비스할 수 있게 되는 효과가 있다.

Claims

DS2 LIU(10)를 통해 입력되는 DS2급 신호와 망 기준클럭 발생부(20)에서 출력되는 망 기준클럭과의 차이분인 SRTS값을 발생하는 송신측 SRTS발생부(30)와, ATM 셀의 헤드를 발생하는 ATM 셀 헤드 발생부(40)와, 상기 송신측 SRTS 발생부 (30)에서 발생된 SRTS값으로부터 ATM 셀의 48옥텟의 정보필드중 첫번째 옥텟을 발생하는 정보필드 첫번째 옥텟 발생부(41)와, DS2급 신호를 ATM 셀의 48옥텟의 정보 필드중 첫번째 옥텟을 제외한 나머지 47옥텟 단위로 구성 및 분리하는 정보필드 47옥텟 구성 및 분리부(42)와, 상기 ATM 셀 헤드 발생부(40)에서 발생된 헤드와 정보 필드 첫번째 옥텟 발생부(41)에서 발생된 첫번째 옥텟의 정보필드와 상기 정보필드 47옥텟 구성 및 분리부(42)에서 구성된 46옥텟의 정보필드를 입력하여 ATM셀로 구성하고, ATM 망으로부터 입력되는 ATM 셀을 각각 헤드와 정보필드로 분리하는 ATM 셀 구성 및 분리부(43)와, 상기 ATM 망에서 전송되는 ATM셀로부터 SRTS값을 발생하는 수신측 SRTS발생부(50)와, 상기 송신측 SRTS발생부(30)에서 발생된 SRTS값과 상기 수신측 SRTS발생부(50)에서 발생된 SRTS값의 비교를 통해 ATM망 기준클럭으로부터 DS2급 신호의 클럭을 복원하여 DS2급 신호를 발생하는 복원 클럭 발생부(60)로 구성되는 것을 특징으로 하는 DS2급 신호의 비동기 전송 모드(ATM )망 정합장치.
제1항에 있어서, 상기 송신측 SRTS발생부(30)는 DS2 LIU(10)를 통해 입력되는 DS2급 신호를 3008분주하는 제1 분주기(31)와, 망 기준클럭 발생부(20)에서 출력되는 망 기준클럭을 20분주하는 제2 분주기(32)와, 상기 제2 분주기(32)에 의해 20분주된 SRTS값을 계수하는 제14비트 계수기(33)와, 상기 제1분주기(31)에 의해 분주된 클럭으로 상기 제1 4비트 계수기(33)에서 계수된 SRTS값을 래치하여 상기 정보필드 첫번째 옥텟 발생부(41)에 출력하는 제1 래치부(34)로 구성되는 것을 특징으로 하는 DS2급 신호의 비동기 전송 모드(ATM)망 정합장치.
제1항에 있어서, 상기 수신측 SRTS발생부(50)는 상기 복원 클럭 발생부(60)에서 복원된 DS2급 신호를 3008분주하는 제3 분주기(51)와, 망 기준클럭 발생부(20)에서 출력되는 망 기준클럭을 20분주하는 제4 분주기(52)와, 상기 제4 분주기(52)에 의해 20분주된 SRTS값을 계수하는 제2 4비트 계수기(53)와, 상기 제3분주기(51)에 의해 분주된 클럭으로 상기 제2 4비트 계수기(53)에서 계수된 SRTS값을 래치하여 상기 복원 클럭 발생부(60)에 출력하는 제2 래치부(54)로 구성되는 것을 특징으로 하는 DS2급 신호의 비동기 전송 모드(ATM)망 정합장치.
제1항에 있어서, 상기 상기 복원 클럭 발생부(60)는 상기 정보 필드 첫번째 옥텟 발생부(41)에서 발생된 첫번째 옥텟으로부터 SRTS값을 검출하는 SRTS 검출부(61)와, 상기 SRTS검출부(61)에서 검출된 SRTS 값과 상기 수신측 SRTS 발생부(50)의 제2 래치부(54)에서 출력되는 SRTS값을 비교하는 비교기(62)와, 상기 비교기(62)에서 출력되는 차이값에 따라 분주기 제어값을 출력하는 분주기 선택부(63)와, 상기 망 기준클럭 발생부(20)에서 출력되는 망 기준클럭을 2분주하는 제5 분주기(64)와, 상기 분주기 선택부(63)에서 출력되는 제어값에 따라 상기 제5 분주기(64)에서 2분주된 클럭을 12분주 또는 13분주하여 상기 DS2 LIU(10)와 수신측 SRTS 발생부 (50)의 제3 분주기(51)에 출력하는 제6분주기(65)로 구성되는 것을 특징으로 하는 DS2급 신호의 비동기 전송 모드(ATM )망 정합장치.