KR100250845B1 - 화상 신호의 부호화 장치 및 방법과, 복호화 장치 및 방법(Moving-picture signal encoding and related decoding) - Google Patents

화상 신호의 부호화 장치 및 방법과, 복호화 장치 및 방법(Moving-picture signal encoding and related decoding) Download PDF

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모리시타 요이찌
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Abstract

입력 화상 신호는 블록으로 분할된다. 블록은, 각각이 다수의 블록을 갖는 그룹으로 묶인다. 입력 화상 신호는 블록 단위로 제2화상 신호로 부호화 된다. 제2화상 신호는 가변 길이 코드를 사용한다. 각 그룹마다 제2화상 신호에는 에러 보정 신호가 부가된다. 각 그룹마다 제2화상 신호에는 시작 어드레스의 신호와 위치 어드레스의 신호가 부가된다. 시작 어드레스는 각 그룹내의 비트 위치를 나타낸다. 위치 어드레스는 각 그룹내의 블록의 공간적 위치를 나타낸다.

Description

화상신호의 부호와 장치 및 방법과, 복호화 장치 및 방법
제1도는 본 발명의 제1실시예의 비트열의 구성예의 도면.
제2도는 본 발명의 제1실시예의 화상 프레임, 전송 프레임 및 매크로 블록간의 관계에 관한 한 예를 도시하는 도면.
제3도는 본 발명의 제1실시예의 부호화 장치의 블록도.
제4도는 제3도의 프레임 처리기의 블록도.
제5도는 본 발명의 제2실시예에 따른 복호화 장치의 블록도.
제6도는 제5도의 동기 신호 검출기의 블록도.
제7도는 제5도의 신호 발생기의 블록도.
제8도는 본 발명의 제3실시예에 따른 엔코딩 장치의 블록도.
* 도면의 주요부분에 대한 부호의 설명
101 : 프레임 처리기 301 : 동기 신호 검출기
304 : 신호 발생기 305 : 복호기
605 : 비트율 계산기 712 : 부호기
[발명의 배경]
[발명의 분야]
본 발명은 동화상 신호를 부호화하는 방법 및 장치에 관한 것이다. 또한 본 발명은 부호화된 신호를 다시 원래의 동화상 신호로 복호화하는 방법 및 장치에 관한 것이다.
[종래기술의 설명]
움직임 보상된 프레임간 예측 부호화가 동화상 신호의 압축을 가능하게 한다는 것은 공지되어 있다. 움직임 보상된 프레임간 예측 부호화는 동화상의 시간적 상관성(temporal correlation)을 사용한다. 또한, 동화상의 압축시에 이산 코사인 변환(DCT)을 사용하는 것도 공지되어 있다. DCT에 근거한 기술은 동화상의 공간적 상관성을 사용한다.
동화상 신호의 대표적인 고효율 부호화에 따라, DCT에 의해 생성된 신호는 양자화되고, 양자화된 신호에는 엔트로피 부호화 처리가 가해진다. 엔트로피 부호화 처리는 동화상 신호의 통계적 상관성을 사용하며, 동화상 신호의 압축을 가능하게 한다.
대표적인 고효율 부호화에서, 동화상 신호에 의해 표현되는 각 프레임은 동일 크기의 블록들로 분할되고, 블록단위로 신호 처리가 수행된다. 동화상 정보의 전송중에 발생하는 신호 에러에 견디는 능력을 향상시키는 공지된 방법은, 각각 다수의 연속 신호 블록을 갖는 그룹들을 제공하는 단계 및, 각 그룹의 헤드에 동기 신호를 부가하는 단계를 포함한다. 그런 블록 그룹은 MPEG 2 표준(the Moving Picture Experts Group 2 standards)에서 규정된 슬라이스(slice)에 해당한다. 블록 그룹은 또한 GOB(a group of blocks)로 언급되기도 한다.
정보 신호에서는 그런 전송중에 에러가 발생되는 경향이 있다. 수신측에서 그러한 에러를 보상하는 공지된 방법은 합성된 신호의 전송전에 송신측에서 정보신호에 에러 보정 신호를 부가하는 것이다. 수신측에서는 수신된 합성 신호에서 에러 보정 신호를 추출하고, 추출된 보정 신호에 따라 정보 신호에서 에러를 보정한다.
[발명의 개요]
본 발명의 제1의 목적은 동화상 신호의 개선된 부호화 방법을 제공하는 것이다.
본 발명의 제2의 목적은 동화상 신호의 개선된 부호화 장치를 제공하는 것이다.
본 발명의 제3의 목적은 부호화된 신호를 다시 원래의 동화상 신호로 복호화하는 개선된 방법을 제공하는 것이다.
본 발명의 제4의 목적은 부호화된 신호를 다시 원래의 동화상 신호로 복호화하는 개선된 장치를 제공하는 것이다.
본 발명의 제1측면은, 입력화상 신호를 블록으로 분할하는 단계와; 상기 블록을 각각이 다수의 블록을 갖는 그룹들로 묶는 단계와; 상기 입력 화상 신호를 블록 단위로 가변 길이 코드를 사용하는 제2화상신호로 부호화 하는 단계와; 각 그룹마다 제2화상 신호에 에러 보정 신호를 부가하는 단계 및; 각 그룹마다 제2화상 신호에, 각 그룹내의 비트 위치를 나타내는 시작 어드레스 신호 및 각 그룹내의 블록의 공간적 위치를 나타내는 위치 어드레스 신호를 부가하는 단계를 포함하는 화상 신호 부호화 방법을 제공한다.
본 발명의 제2측면은 제1측면에 근거한 것으로 각 그룹이 일정수의 비트를 갖는 화상 신호 부호화 방법을 제공한다.
본 발명의 제3측면은, 입력 비트열에서 동기신호를 검출하는 단계와; 검출된 동기 신호에 응답하여 상기 입력 비트열에서 위치 어드레스 신호와 시작어드레스 신호를 검출하는 단계와; 위치 어드레스 및 시작 어드레스에 응답하여 입력 비트열에서 상기 위치 어드레스에 의해 지시되는 블록내의 상기 시작 어드레스에 의해 지시되는 비트를 블록내의 시작 비트로 인식하는 단계 및; 상기 인식 결과에 응답하여 상기 입력 비트열을 복호화하는 단계를 포함하는 방법을 제공한다.
본 발명의 제4측면은 제3측면에 근거한 것으로, 동기 신호 검출 단계가, 각각의 일정수의 비트에 대한 입력 비트열에서 동기 신호를 검출하는 단계와; 검출된 동기 신호에서 에러수를 계산하는 단계와; 계산된 에러수를 소정의 기준수와 비교하는 단계 및; 계산된 에러수가 소정의 기준 수 보다 작을 경우 검출된 동기신호를 정확한 동기 신호로 간주하는 단계를 포함하는 방법을 제공한다.
본 발명의 제5측면은, 입력 화상 신호를 블록으로 분할하는 수단과; 상기 블록을, 각각이 다수의 블록을 갖는 그룹들로 묶는 수단과; 상기 입력 화상 신호를 블록단위로 가변 길이 코드를 사용하는 제2화상 신호로 부호화하는 수단과; 각 그룹마다 제2화상 신호에 에러 보정 신호를 부가하는 수단과; 각 그룹내의 비트위치를 나타내는 시작 어드레스 신호를 발생시키는 수단과; 각 그룹내의 블록의 공간적 위치를 나타내는 위치 어드레스 신호를 발생시키는 수단 및; 각 그룹마다 제2화상신호에, 시작 어드레스 신호와 위치 어드레스 신호를 부가하는 수단을 포함하는 화상 신호 부호화 장치를 제공한다.
본 발명의 제6측면은 입력 비트열에서 동기 신호를 검출하는 수단과; 검출된 동기 신호에서 에러수를 계산하는 수단과; 계산된 에러수를 소정의 기준수와 비교하는 수단과; 상기 비교 수단이 계산된 에러수가 소정의 기준 수 보다 작은 것으로 판정할 경우 검출된 동기 신호를 정확한 동기 신호로 간주하는 수단과; 정확한 동기 신호로 간주되는 검출된 동기 신호에 응답하여 상기 입력 비트열에서 위치 어드레스 신호와 시작 어드레스 신호를 검출하는 수단과; 위치 어드레스와 시작 어드레스에 응답하여, 상기 입력 비트열에서 상기 위치 어드레스에 의해 지시되는 블록내의 상기 시작 어드레스에 의해 지시되는 비트를 그 블록내의 시작 비트로 인식하는 수단 및; 상기 인식결과에 응답하여 상기 입력 비트열을 복호화하는 수단을 포함하는 복호화 장치를 제공한다.
본 발명의 제7측면은, 입력 화상 신호를 가변 길이 코드를 사용하는 제2화상 신호로 부호화하는 단계와; 상기 제2화상 신호에 에러 보정 신호를 부가하여 상기 제2화상 신호를 제3화상 신호로 변환하는 단계와; 상기 제3화상 신호의 비트 발생율을 검출하는 단계 및; 검출된 상기 제3화상 신호의 비트 발생율에 응답하여 상기 제2화상 신호의 비트 발생율을 제어하는 단계를 포함하는 화상 신호 부호화 방법을 제공한다.
본 발명의 제8측면은, 입력 화상 신호를 가변 길이 코드를 사용하는 제2화상 신호로 부호화 하는 수단과; 상기 제2화상 신호에 에러 보정 신호를 부가하여 상기 제2화상 신호를 제3화상 신호로 변환하는 수단과; 상기 제3화상 신호의 비트 발생율을 검출하는 수단 및; 검출된 상기 제3화상 신호의 비트 발생율에 응답하여 상기 제2화상 신호의 비트 발생율을 제어하는 수단을 포함하는 장치를 제공한다.
본 발명의 제9측면은, 제1화상 신호를 블록으로 분할하는 수단과; 상기 제1화상신호를 각 블록마다 가변 길이 코드를 사용하는 제2화상 신호로 부호화하는 수단과; 상기 제2화상 신호를 제1및 제2그룹을 포함하는 그룹으로 묶는 수단으로서, 상기 제2화상신호의 블록은 제1, 제2및 제3블록을 포함하고, 제1그룹은 제1블록과 제2블록의 앞부분의 연결을 포함하고, 제2그룹은 제2블록의 뒷부분과 제3블록의 연결을 포함하는 상기 수단과; 제2그룹에 관련된 상기 제3블록의 헤드 위치를 나타내는 시작 어드레스 신호를 발생시키는 수단과; 상기 제2화상 신호의 상기 제2그룹에 상기 시작 어드레스 신호를 부가하여 상기 제2화상신호를 제3화상신호로 변환하는 수단 및; 매 그룹마다 상기 제3화상 신호에 대한 에러 보정 신호를 발생시켜 발생된 에러 보정 신호를 상기 매그룹마다 상기 제3화상신호에 부가하는 수단을 포함하는 장치를 제공한다.
본 발명의 제10측면은 제9측면에 근거한 것으로, 제1화상 신호에 의해 표현된 프레임에 관련된 제3블록의 위치를 나타내는 위치 어드레스 신호를 발생시키는 수단 및; 상기 제2화상 신호의 상기 제2그룹에 상기 위치 어드레스 신호를 부가하는 수단을 더 포함하는 장치를 제공한다.
본 발명의 제11측면은, 화상 신호의 매 블록 그룹마다 시작 어드레스 신호를 검출하는 수단과; 검출된 상기 시작 어드레스 신호에 응답하여 상기 매 블록 그룹마다 최초의 분할되지 않은 블록의 헤드를 검출하는 수단 및; 검출된 상기 최초의 분할되지 않은 블록의 헤드에 응답하여 상기 매블럭 그룹마다 화상신호를 복호화하는 수단을 포함하는 장치를 제공한다.
[양호한 실시예의 설명]
[제1 실시예]
QCIF(quarter common intermediate format)가 비디오 포맷으로 사용된다. QCIF에 따라, 매 화상 프레임은 176 픽셀 X 144 픽셀을 갖는다. 또한, 휘도 신호에 관련된 매 화상 프레임은 각각 16 픽셀 X 16 픽셀을 갖는 매크로 블록으로 분할된다. 또한, 색차 신호에 관련된 매화상 프레임은 각각 8 픽셀 X 8 픽셀을 갖는 매크로 블록으로 분할된다. 에러 보정 신호는(511, 493)형의 BCH(Bose and Ray-Chaudhuri) 코드를 사용한다.
제1도를 참조하면, 동화상을 나타내는 비트열은 각각 476개의 연속 비트를 갖는 세그먼트로 분할된다. 매 비트열의 세그먼트에는 9 비트의 시작 어드레스 SA와 8비트의 위치 어드레스 LA가 추가된다. 비트열 세그먼트, 시작 어드레스 SA 및 위치 어드레스 LA의 493 비트 결합마다 18 비트 에러 보정 신호 EC가 추가된다. 비트열 세그먼트, 시작 어드레스 SA, 위치 어드레스 LA 및 에러 보정 신호 EC의 매 511 비트 결합은 하나의 전송 프레임(1 그룹으로 언급됨)을 구성한다. 매 전송 프레임에서, 시작 어드레스 SA, 위치 어드레스 LA, 비트열 세그먼트 및, 에러 보정 신호 EC는 차례대로 배열된다. 매 전송 프레임마다 16 비트 동기 신호가 추가된다. 최종 비트열에서, 동기 신호는 전송 프레임들 사이에 위치한다. 최종 비트열은 부호화측에서 복호화측으로 전송된다.
이제 다음과 같은 조건이 가정된다. 제1도에 도시된 것처럼, 제1전송 프레임은 제1블록 라인중 첫번째에서 여덟번째까지의 매크로 블록과 아홉번째 매크로 블록의 앞부분을 포함한다. 제2전송 프레임은 제1블록 라인중 아홉번째 매크로 블록의 뒷부분과 열번째 및 열한번째 매크로 블록을 포함한다. 제2전송 프레임은 또한 제2블록 라인의 첫번째에서 열한번째 까지의 매크로 블록 및 제3블록 라인의 첫번째 매크로 블록과 두번째 매크로 블록의 앞부분을 포함한다. 제3전송프레임은 제3블록 라인의 두번째 매크로 블록의 뒷부분과 세번째에서 아홉번째까지의 매크로 블록을 포함한다. 제3전송 프레임은 또한 제3블록 라인의 열번째 매크로 블록의 앞부분을 포함한다. 이렇게 가정된 조건하에서, 제1, 제2및 제3전송 프레임은 제2도에 도시된 것처럼 화상 프레임의 영역을 차지한다.
이제, "분할된 매크로 블록" 및 "분할되지 않은 매크로 블록"이란 용어가 도입될 것이다. 분할된 매크로 블록이란 매크로 블록이 각각 두개의 연속 전송 프레임에 존재하는 두 부분으로 분할되었다는 것을 의미한다. 제1도의 조건하에서, 제1블록 라인의 아홉번째 매크로 블록은 분할된 매크로 블록의 예이다. 분할되지 않은 매크로 블록이란 매크로 블록이 완전히 하나의 전송 프레임에 포함되었다는 것을 의미한다. 제1도의 조건하에서는 제1블록 라인의 열번째 매크로 블록이 분할되지 않은 매크로 블록의 예이다.
이제 제2전송 프레임에 포함되는 제1블록의 아홉번째 매크로 블록의 뒷부분이 40 비트를 갖는다고 가정한다. 제1도에 도시된 것처럼, 제1블록 라인의 아홉번째 매크로 블록의 뒷부분의 40 비트는 제2전송 프레임의 시작 어드레스 SA와 위치 어드레스 LA다음에 온다. 제2전송 프레임에서, 제1블록 라인의 열번째 매크로 블록은, 9 비트 시작 어드레스 SA, 8비트 위치 어드레스 LA 및 40 비트의 9번째 매크로 블록으로 구성되는 57 비트가 앞에 오므로, 제2전송 프레임의 헤드에서부터 58 번째 비트에서 시작된다. 따라서, 제2전송 프레임의 시작 어드레스 SA는 제2의 전송 프레임의 헤드에서부터 측정된 "58"의 비트 위치(58 번째 비트 위치)를 나타내는 상태로 설정된다. 또한, 제2전송 프레임의 위치 어드레스 LA는 "제1" 블록 라인의 "열번째" 매크로 블록을 나타내는 [1, 10]의 상태로 설정된다.
이제, 제3전송 프레임에 포함되는 제3블록 라인의 두번째 매크로 블록의 뒷부분이 80 비트를 갖는다고 가정한다. 제1도에 도시된 것처럼, 제3블록 라인의 두번째 매크로 블록의 뒷부분의 80 비트는 제3전송 프레임의 시작 어드레스 SA와 위치 어드레스 LA다음에 온다. 제3전송 프레임에서, 제3블록 라인의 세번째 매크로 블록은, 9 비트 시작 어드레스 SA, 8 비트 위치 어드레스 LA및, 80 비트의 두번째 매크로 블록으로 이루어진 97 비트가 앞에 오므로, 제3전송 프레임의 헤드에서부터 98 번째 비트 위치에서 시작된다. 따라서, 제3전송 프레임의 시작 어드레스 SA는 제3전송 프레임의 헤드로부터 측정된 "98"의 비트 위치(98 번째 비트위치)를 나타내는 상태로 설정된다. 또한, 제3전송 프레임의 위치 어드레스 LA는 "제3" 블록 라인의 "세번째" 매크로 블록을 나타내는 [3, 3]의 상태로 설정된다.
이런식으로, 매 전송 프레임의 시작 어드레스 SA는 최초의 분할되지 않은 매크로 블록이 시작되는 비트 위치를 나타낸다. 또한 전송 프레임의 위치 어드레스 LA는 해당 화상 프레임에 관련된 최초의 분할되지 않은 매크로 블록의 위치를 나타낸다.
지금까지의 설명으로 이해되겠지만, 매크로 블록의 그룹에 대응하는 전송 프레임은 일정 길이 즉 소정수의 비트를 갖는다. 따라서, 에러 보정 처리를 위한 프레임은 매크로 블록 그룹의 길이와 일치될 수 있다. 이로써, 동기 신호는 에러 보정 프레임과 매크로 블록 그룹 프레임(전송 프레임)에 대해 공통으로 사용될 수 있다. 이것은 사용된 동기 신호량의 감소에 유리하다.
제3도를 참조하면, 부호화 장치는 동화상을 나타내는 입력 신호(716)를 수신하는 동벡터 추정기(701) 및 부호화 유형 결정 소자(702)를 포함한다. 제3도의 부호화 장치는 또한 스위치(703), 프레임 메모리(704), 어드레스 제어기(705), 감산기(706), 이산 코사인 변환(DCT) 소자(707), 양자화기(708), 역양자화기(709), 역 DCT 소자(710), 가산기(711) 및 부호기(712)를 포함한다.
동벡터 추정기(701)는 프레임 메모리(704), 어드레스 제어기(705) 및 부호기(712)에 접속된다. 부호화 유형 결정 소자(702)는 스위치(703), 프레임 메모리(704) 및 부호기(712)에 접속된다. 스위치(703)는 프레임 메모리(704), 감산기(706) 및 가산기(711)에 접속된다. 프레임 메모리(704)는 어드레스 제어기(705) 및 가산기(711)에 접속된다. 감산기(706)는 입력 화상 신호(716)를 수신한다. 감산기(706)는 DCT 소자(707)에 접속된다. DCT 소자(707)는 양자화기(708)에 접속된다. 양자화기(708)는 역양자화기(709) 및 부호기(712)에 접속된다. 역양자화기(709)는 역 DCT 소자(710)에 접속된다. 역 DCT 소자(710)는 가산기(711)에 접속된다.
제3도의 부호화 장치는 또한 프레임 처리기(101), 멀티플렉서(714) 및 에러 보정 코드 가산기(715)를 더 포함한다. 프레임 처리기(101)는 부호기(712)에 접속된다. 멀티플렉서(714)는 프레임 처리기(101)에 접속된다. 에러 보정 코드 가산기(715)는 멀티플렉서(714)에 접속된다.
동벡터 추정기(701)는 현재의 화상 프레임을 나타내는 입력화상 신호(716)를 수신한다. 동벡터 추정기(701)는 입력 화상 신호(716)에 관련된 직전의 화상 프레임을 나타내는 프레임 메모리(704)의 출력신호(718)를 수신한다. 동벡터 추정기(701)는 현재의 화상 프레임 신호(716)와 직전의 화상 프레임 신호(718)를 비교함으로써 움직임 추정값(동벡터)을 검출하고 검출된 움직임 추정값(검출된 동벡터)을 나타내는 신호(720)를 출력한다. 즉 동벡터 추정기(701)는 화상의 움직임을 추정하여 추정된 화상의 움직임을 나타내는 신호를 발생시키는 기능을 한다.
어드레스 제어기(705)는 동벡터 추정기(701)로부터 동벡터 신호를 수신한다. 어드레스 제어기(705)는 프레임 메모리(704)가 입력 화상 신호(716)에 대응하는 움직임 보상된 예측 화상 신호(719)를 출력하도록 동벡터 신호(720)에 응답하여 프레임 메모리(704)를 제어한다.
부호화 유형 결정 소자(702)는 입력 화상 신호(716)를 수신한다. 부호화 유형 결정 소자(702)는 프레임 메모리(704)로부터 예측 화상 신호(719)를 수신한다. 부호화 유형 결정 소자(702)는 입력 화상 신호(716)와 예측 화상 신호(719)를 비교함으로써 프레임내 부호화 처리와 프레임간 부호화 처리 중 어느 것이 실행되어야 하는지를 결정한다. 부호화 유형 결정 소자(702)는 결정 결과에 따라 부호화 모드 신호(717)를 출력한다.
스위치(703)는 가동 접촉부 및 고정 접촉부 "a" 및 "b"를 갖는다. 가동 접촉부는 고정 접촉부 "a"와 "b" 중 어느 하나에 선택적으로 접촉한다. 스위치(703)의 가동 접촉부는 감산기(706) 및 가산기(711)에 접속된다. 스위치(703)의 고정 접촉부 "a" 는 접속되지 않는다. 스위치(703)의 고정 접촉부 "b"는 프레임 메모리(704)에 접속된다. 스위치(703)는 부호화 유형 결정 소자(702)로부터 출력된 부호화 모드 신호(717)에 의해 제어된다. 부호화 모드 신호(717)가 프레임내 부호화 처리가 실행되어야 함을 나타낼 경우, 스위치(703)의 가동 접촉부는 고정 접촉부 "a"와 접촉한다. 따라서, 이 경우 프레임 메모리(704)에 의해 출력된 예측 화상 신호(719)는 감산기(706)와 가산기(711)로 전달될 수 없다. 부호화 모드 신호(717)가 프레임간 부호화 처리가 실행되어야함을 나타낼 경우, 스위치(703)의 가동 접촉부는 고정 접촉부 "b"와 접촉한다. 따라서, 이 경우, 예측 화상 신호(719)는 메모리(704)에서 감산기(706)와 가산기(711)로 전달될 수 있다.
프레임간 부호화 처리가 선택될 경우, 감산기(706)는 입력 화상 신호(716)와 예측 화상 신호(719)의 차이를 계산한다. 감산기(706)는 계산된 차이를 나타내는 에러 신호를 출력한다. 프레임내 부호화 처리가 선택될 경우, 입력 화상 신호(716)는 감산기(706)에 의해 처리되지 않고 감산기(706)를 통과한다.
DCT 소자(707)는 감산기(706)의 출력 신호를 수신한다. DCT 소자(707)는 감산기(706)의 출력 신호를 이산 코사인 변환(DCT)하여 DCT 계수를 나타내는 신호를 출력한다. 특히, DCT 소자(707)는 감산기(706)의 출력신호를 각각 예컨대 8 픽셀 ×8 픽셀에 대응하는 블럭으로 분할한다 DCT는 블럭단위로 실행된다. 양자화기(708)는 양자화 결과 신호를 출력한다.
부호기(712)는 양자화기(708)로부터 양자화 결과 신호를 수신한다. 부호기(712)는 동벡터 추정기(701)로부터 동벡터 신호(720)를 수신한다. 부호기(712)는 부호화 유형 결정 소자(702)로부터 부호화 모드 신호(717)를 수신한다. 부호기(712)는 양자화 결과 신호에 작용하는 제1부호화부, 동벡터 신호(720)에 작용하는 제2부호화부, 부호화 모드 신호(717)에 작용하는 제3부호화부 및, 다중화부를 포함한다. 특히, 소자(712)는 양자화 결과신호를 가변 길이 코드의 대응하는 워드 즉, 제1부호화 결과 신호로 부호화한다. 소자(712)는 동벡터 신호(720)를 가변 길이 코드의 대응하는 워드 즉, 제2부호화 결과 신호로 부호화 한다. 소자(712)는 부호화 모드 신호(717)를 가변 길이 코드의 대응하는 워드 즉, 제3부호화 결과 신호로 부호화 한다. 부호기(712)는 제1부호화 결과 신호, 제2부호화 결과 신호 및 제3부호화 결과 신호를 다중화 한다. 부호기(712)는 비트열(102)을 출력 한다.
부호기(712)는 양자화 결과 신호를 매크로 블럭(MB)으로 분할하는 분할부를 갖는다. 따라서, 비트열(102)은 마찬가지로 매크로 블럭(MB)으로 분할된다. 부호기(712)는 매크로 블럭 단위로 양자화 결과 신호의 처리 또는 부호화를 실행한다. 부호기(712)는 또한 매 매크로 블럭(MB)의 처리의 종료를 나타내는 신호(103)를 발생시키는 발생부를 갖는다. 부호기(712)는 MB 종료 신호(103)를 출력한다.
역양자화기(709)는 양자화기(708)로부터 양자화 결과 신호를 수신한다. 소자(709)는 양자화 결과신호를 역양자화 처리하여 DCT 소자(707)의 출력신호에 대응하는 DCT 계수 신호를 복원한다. 역 DCT 소자(710)는 역양자화기(709)로부터 복원된 DCT 계수 신호를 수신한다. 소자(710)는 복원된 DCT 계수 신호를 역 DCT 처리하여 DCT 계수신호를 다시 감산기(706)의 출력신호에 대응하는 에러 신호로 변환시킨다. 역 DCT 소자(710)는 가산기(711)로 에러 신호를 출력한다. 프레임간 부호화 처리가 선택될 경우, 가산기(711)는 프레임 메모리(704)로부터 예측 화상 신호(719)를 수신하고, 에러신호와 예측 화상신호(719)를 입력 화상 신호(716)에 대응하는 화상 신호로 결합시킨다. 프레임내 부호화 처리가 선택될 경우, 에러 신호는 가산기(711)에 의해 처리되지 않고 가산기(711)를 통과한다. 이런식으로, 가산기(711)는 입력 화상 신호(716)에 대응하는 화상 신호를 복원한다. 가산기(711)는 복원된 화상 신호를 프레임 메모리(704)로 출력한다. 복원된 화상 신호는 프레임 메모리(704)에 기록된다. 프레임 메모리는 어드레스 제어기(705)에 의해 제어되어, 복원된 화상 신호를 근거로 직전의 화상 프레임 신호(718) 및 예측 화상 신호(719)를 발생시킨다.
프레임 처리기(101)는 부호기(712)로부터 비트열(102)과 MB 종료 신호(103)를 수신한다. 비트열(102)은 프레임 처리기(101)에 의해 실질상 처리되지 않고 프레임 처리기(101)를 통과한다. 프레임 처리기(101)는 비트열(102)과 MB 종료 신호(103)에 응답하여 시작 어드레스 신호(104), 동기 신호(105) 및 위치 어드레스 신호(106)를 발생시킨다. 시작 어드레스 신호(104)는 제1도의 시작 어드레스 SA에 대응한다. 동기 신호(105)는 제1도의 동기 신호에 대응한다. 위치 어드레스 신호(106)는 제1도의 위치 어드레스 LA에 대응한다.
멀티플렉서(714)는 프레임 처리기(101)로부터 비트열(102), 시작 어드레스 신호(104), 동기 신호(105) 및, 위치 어드레스 신호(106)를 수신한다. 소자(714)는 비트열(102), 시작 어드레스 신호(104), 동기신호(105) 및 위치 어드레스 신호(106)를 제1합성 정보 신호로 다중화한다. 멀티플렉서(714)에 의한 신호처리 중에, 비트열(102)은 매크로 블럭 그룹으로 언급된 전송프레임으로 분할된다. 소자(714)는 그룹단위(전송 프레임 단위)로 다중화를 실행한다.
에러 보정 코드 가산기(715)는 멀티플렉서(714)로부터 제1합성 정보 신호를 수신한다. 소자(715)는 에러 보정 신호 즉, 에러 보정 코드의 워드를 제1합성 정보 신호에 가산하여 제1합성 정보 신호를 제2합성 정보 신호로 변환한다. 가산된 에러 보정 신호는 제1도의 에러 보정 신호 EC에 대응한다. 에러 보정 코드 가산기(715)는 전송선으로 제2합성 정보 신호를 출력한다. 제2합성 정보 신호는 제1도에 도시된 형태를 갖는다.
제4도에 도시된 것처럼, 프레임 처리기(101)는 카운터(201 및 202), 비교기(203)및, 신호 발생기(204,205 및 206)를 포함한다. 카운터(201)는 MB 종료 신호(103)를 수신한다·카운터(201)는 업 카운트 처 리(up-counting process)를 실행하고 특히 MB 종료 신호에 응답하여 매 매크로 블럭을 카운트한다. 카운터(201)는 카운트된 매크로 블럭의 개수를 나타내는 신호(207)를 발생시킨다. 카운터(201)는 MB 카운트 개수 신호(207)를 출력한다. 카운터(201)는 매 화상 프레임마다 재설정된다. 카운터(202)는 비트열(102)을 수신한다. 카운터(202)는 업카운트 처리를 실행하고 특히 비트열(102)의 매 비트를 카운트한다. 카운터(202)는 카운트된 비트의 개수를 나타내는 신호(208)를 발생시킨다. 카운터(202)는 비트 카운트 개수 신호(208)를 출력한다. 비교기(203)는 카운터(202)로부터 비트 카운터 개수 신호(208)를 수신한다. 비교기(203)에는 소정 비트수 예컨대 476 비트에 대응하는 일정값을 나타내는 기준 신호가 제공된다. 소자(203)는 비트 카운트 개수 신호(208)와 기준신호를 비교하여 카운트된 비트의 개수가 소정 비트수(예컨대 476 비트)에 이르렀는지 여부를 결정한다. 카운트된 비트 개수가 소정 비트수에 이를 경우, 비교기(203)는 논리 상태 "1"의 비교 결과 신호(209)를 출력한다. 카운트된 비트 개수가 소정 비트수에 이르지 않았을 경우, 논리 상태 "0"의 비교 결과 신호(209)를 출력한다. 일반적으로, 비트 카운트 개수 신호(208)는 비교 결과 신호(209)가 변할 때마다 "0"에서 "1"로 재설정된다.
신호 발생기(205)는 카운터(201)로부터 MB 카운트 개수 신호(207)를 수신한다. 신호 발생기(205)는 비교기(203)로부터 비교 결과 신호(209)를 수신한다. 신호 발생기(205)는 MB 카운트 개수 신호(207)와 비교 결과 신호(209)에 응답하여 위치 어드레스 신호(106)를 생성한다. 특히, 매 전송 프레임마다 신호 발생기(205)는 비교 결과 신호(209)가 "1" 일 경우 MB 카운트 개수 신호(207)를 참조하여 해당 화상 프레임에 관련된 최초의 분할되지 않은 매크로블럭의 수평 및 수직 위치를 계산한다. 따라서, 매 전송 프레임마다 소자(205)에 의해 생성된 신호(106)는 해당 화상 프레임에 관련된 최초의 분할되지 않은 매크로 블럭의 수평 및 수직 위치에 대응하는 8 비트 위치 어드레스 LA를 나타낸다. 신호 발생기(206)는 비교기(203)로부터 비교 결과 신호(209)를 수신한다. 신호 발생기(206)는 비교 결과 신호(209)가 "0"에서 "1"로 변할 때마다 16 비트의 동기 신호(105)를 생성한다. 신호 발생기(204)는 MB 종료 신호(103)를 수신한다. 신호 발생기(204)는 카운터(202)로부터 비트 카운트 개수 신호(208)를 수신한다. 신호 발생기(204)는 비교기(203)로부터 비교 결과 신호(209)를 수신한다. 신호 발생기(204)는 MB 종료신호(103), 비트 카운트 개수 신호(208)및, 비교 결과 신호(209)에 응답하여 시작 어드레스 신호(104)를 생성한다. 특히, 신호 발생기(204)는 비교결과 신호(209)가 0 에서 1로 변한 직후에 MB 종료 신호(103)가 활성상태로 변할 때마다 제공되는 타이밍에서 비트 카운트 개수 신호(208)를 샘플링 한다. 매 전송 프레임마다, 샘플링된 비트 카운트 개수 신호(208)는 최초의 분할되지 않은 매크로 블럭이 시작되는 비트 위치를 나타낸다. 신호 발생기(204)는 샘플링된 비트 카운트 개수 신호(208)를 시작 어드레스 신호(104)로서 출력한다. 따라서, 매 전송 프레임마다 소자(204)에 의해 생성된 신호(104)는 최초의 분할되지 않은 매크로 블럭이 시작되는 비트 위치에 대응하는 9 비트 시작어드레스 SA를 나타낸다.
[제2 실시예]
본 발명의 제2실시예는 제3도의 부호화 장치에서 발생되어 송신된 정보 신호(비트열)의 복호화에 관한 것이다. 복호화될 입력 신호는 서로 교호적인 일정길이의 전송프레임과 동기 신호를 갖는다(제1도 참조). 매 전송 프레임은 제1소정 연속 비트수, 예컨대 511 비트를 갖는다. 매 동기 신호는 제2소정 연속 비트수, 예컨대 16 비트를 갖는다. 본 발명의 제2실시예에 근거한 신호 복호화에서, 입력 정보 신호의 매 비트가 카운트되고, 매 제3소정 연속 비트수(예컨대 527(16 비트 + 511 비트)마다 동기 신호가 검출된다.
동기 신호가 정상적이고도 정확하게 검출될 때, 에러 보정 처리가 시작된다. 동기 신호가 성공적으로 검출되지 않을 경우 즉, 검출된 동기 신호가 정확한 동기 신호와 불일치할 경우, 정확한 동기 신호에서의 대응하는 비트와 논리상태가 불일치하는 검출된 동기 신호의 비트수를 계산하도록, 검출된 동기신호와 정확한 동기 신호가 비교된다. 검출된 동기 신호에서 계산된 에러 비트수는 소정 임계수(소정 임계값)와 비교된다. 검출된 동기 신호의 에러 비트수가 임계수 이하일 경우, 검출된 동기 신호에 응답하여 동기화 처리가 실시 및 확립되어 에러 보정 처리가 시작된다. 검출된 동기 신호의 에러 비트수가 임계수를 초과할 경우, 검출된 동기 신호에 응답하여 동기화 처리가 실시 및 확립되지 않는다. 이 경우, 다음 동기 신호를 대기한다.
에러 보정 처리로 초래되는 비트열의 매 전송 프레임(매 매크로 블럭 그룹)에 있어서, 시작 어드레스 SA에 의해 표현된 비트 앞의 비트들은 직전 전송 프레임의 마지막 매크로 블럭(분할된 매크로 블럭)의 나머지 비트들이다. 따라서, 직전 전송 프레임에서의 복호화 처리는 현재의 전송 프레임에서 시작 어드레스 SA에 의해 표현된 비트 위치 앞의 비트들에서도 계속 실행된다. 한편, 시작 어드레스 SA에 의해 표현된 위치의 비트는 위치 어드레스 LA에 의해 표시된 화상 프레임 영역의 최초의 분할되지 않은 매크로 블럭의 헤드이다. 따라서, 최초의 분할되지 않은 매크로 블럭의 헤드에 대응하는 타이밍에서 새로운 복호화 처리가 시작되도록 재동기화 처리가 실행된다.
본 발명의 제2실시예는 다음과 같은 이점을 제공한다. 복호화될 입력 정보 신호는 일정 길이의 전송 프레임(일정 길이의 매크로 블럭 그룹)을 가지므로, 검출된 동기 신호가 하나이상의 에러를 가질 때에도 동기화를 강제로 실시 및 확립할 수 있다. 시작 어드레스 SA와 위치 어드레스 LA는 일정 길이 구조의 전송 프레임을 허용한다. 위치 어드레스 LA에 의해 표시된 화상 프레임 영역의 최초의 분할되지 않은 매크로 블럭의 헤드에 대응하는 타이밍에서 재동기화를 실현하는 것이 가능하다. 에러 보정 처리의 프레임은 전송 프레임(매크로 블럭 그룹)과 길이가 일치하므로, 전송 프레임에서의 보정될 수 없는 하나이상의 에러가 다른 전송 프레임의 복호화를 방해하는 것이 방지된다.
제5도를 참조하면, 복호화 장치는 동화상을 나타내는 입력 비트열 727A를 수신하는 동기 신호 검출기(301) 및 에러 보정 소자(302)를 포함한다. 제5도의 복호화 장치는 또한 신호 분리기(303), 신호 발생기(304), 복호기(305), 어드레스 제어기(306), 역양자화기(709A), 역 DCT 소자(710A), 가산기(71lA) 및, 프레임 메모리(726A)를 포함한다.
동기 신호 검출기(301)는 에러 보정 소자(302), 신호 분리기(303) 및, 신호 발생기(304)에 접속된다. 에러 보정 소자(302)는 신호 분리기(303)에 접속된다. 신호 분리기(303)는 신호 발생기(304), 복호기(305) 및 어드레스 제어기(306)에 접속된다. 신호 발생기(304)는 복호기(305)에 접속된다. 복호기(305)는 어드레스 제어기(306) 및 역양자화기(709A)에 접속된다. 어드레스 제어기(306)는 프레임 메모리(726A)에 접속된다. 역양자화기(709A)는 역 DCT 소자(71OA)에 접속된다. 역 DCT 소자(710A)는 가산기(711A)에 접속된다. 가산기(711A)는 프레임 메모리(726A)에 접속된다.
동기 신호 검출기(301)는 입력 비트열(727A)을 수신한다. 소자(301)는 입력 비트열(727A)에서 매 동기 신호를 검출하고 검출된 동기 신호에 응답하여 동기 검출 플래그를 나타내는 신호(307)를 발생시킨다. 동기 신호발생기(301)는 동기 검출 플래그 신호(307)를 출력한다.
에러 보정 소자(302)는 입력 비트열(727A)을 수신한다. 에러 보정 소자(302)는 동기 신호 검출기(301)로부터 동기 검출 플래그 신호(307)를 수신한다. 에러 보정 소자(302)는 동기 검출 플래그 신호(307)에 응답하여 입력비트열(727A)에 대해 전송 프레임 동기화를 실시 확립한다. 매 전송 프레임마다, 에러 보정 소자(302)는 포함되어 있는 에러 보정 신호에 응답하여 입력 비트열(727A)을 에러 보정 처리한다. 따라서, 에러 보정 소자(302)는 입력 비트열(727A)을 보정 결과 비트열(308)로 변환한다. 에러 보정 소자(302)는 보정 결과 비트열(308)을 출력한다. 일반적으로, 보정 결과 비트열(308)에는 에러 보정 신호가 없다. 에러 보정 소자(302)에 의한 에러 보정처리의 전송 프레임 동기화는 동기 검출 플래그 신호(307)에 따라 제어된다.
신호 분리기(303)는 에러 보정 소자(302)로부터 보정 결과 비트열(308)을 수신한다. 신호 분리기(303)는 동기 신호 검출기(301)로부터 동기검출 플래그 신호(307)를 수신한다. 신호 분리기(303)는 동기 검출 플래그 신호(307)에 응답하여 보정 결과 비트열(308)에 대해 전송 프레임 동기화를 실시 확립한다. 매 전송 프레임마다, 신호 분리기(303)는 동기 검출 플래그 신호(307)에 응답하여 보정 결과 비트열(308)에서 동기 신호를 제거하고, 보정 결과 비트열(308)을 시작 어드레스 SA를 나타내는 신호(309)와, 위치 어드레스 LA를 나타내는 신호(312) 및 화상 정보를 나타내는 신호(비트열)(311)로 분리한다. 신호 분리기(303)는 시작 어드레스 신호(309), 위치 어드레스 신호(312) 및, 비트열(311)을 출력한다. 신호 분리기(303)에 의한 신호 분리 처리에서의 전송 프레임 동기화는 동기 검출 플래그 신호(307)에 따라 제어된다.
신호 발생기(304)는 동기 신호 검출기(301)로부터 동기 검출 플래그 신호(307)를 수신한다. 신호 발생기(304)는 신호 분리기(303)로부터 시작 어드레스 신호(309)를 수신한다. 신호 발생기(304)는 동기 검출 플래그 신호(307) 및 시작 어드레스 신호(309)에 응답하여 매크로 블럭 시작 플래그(MB 시작 플래그)를 나타내는 신호(310)를 생성한다. MB 시작 플래그 신호(310)는 매 전송 프레임에서 최초의 분할되지 않은 매크로 블럭이 시작되는 타이밍을 나타낸다. 신호 발생기(304)는 MB 시작 플래그 신호(310)를 출력한다.
복호기(305)는 신호 분리기(303)로부터 비트열(311)을 수신한다. 복호기(305)는 신호 발생기(304)로부터 MB 시작 플래그 신호(310)를 수신한다. 복호기(305)는 역다중화부, 제1복호화부 및 제2복호화부를 포함한다. 특히, 복호기(305)는 비트열(311)을 DCT 계수 정보를 나타내는 제1가변 길이 코드 신호와 동벡터를 나타내는 제2가변 길이 코드 신호로 역다중화한다. 소자(305)는 제1가변 길이 코드 신호를 다시 양자화 결과 신호(양자화 결과 DCT 계수 신호)(728A)로 복호화한다. 소자(305)는 제2가변 길이 코드 신호를 다시 동벡터 신호(720A)로 복호화한다. 복호기(305)는 양자화 결과 신호(728A)와 동벡터 신호(720A)를 출력한다. 복호기(305)는 MB 시작 플래그 신호(310)에 응답하여 역다중화 처리 및 복호화 처리에 관한 전송 프레임 재동기화를 실시 확립한다. 전송 프레임 재동기화는 매 전송 프레임의 최초의 분할되지 않은 매크로 블럭의 헤드에 대응하는 타이밍에서 새로운 복호화 처리가 시작될 수 있도록 한다.
역양자화기(709A)는 복호기(305)로부터 양자화 결과 신호를 수신한다. 소자(709A)는 양자화 결과 신호(728A)를 역양자화 처리하여 DCT 계수 신호를 복원한다. 역 양자화기(709A)는 복원된 DCT 계수 신호를 출력한다. 역 DCT 소자(71OA)는 역양자화기(709A)로부터 복원된 DCT 계수 신호를 수신한다. 소자(710A)는 복원된 DCT 계수 신호를 역 DCT 처리하여 DCT 계수 신호를 다시 에러 신호로 변환한다. 역 DCT 소자(710A)는 에러 신호를 출력한다.
어드레스 제어기(306)는 신호 분리기(303)로부터 위치 어드레스 신호(312)를 수신한다. 어드레스 제어기(306)는 복호기(305)로부터 동벡터 신호(720A)를 수신한다. 어드레스 제어기(306)는 프레임 메모리(726A)가 움직임 보상된 예측 화상 신호를 출력하도록 위치 어드레스 신호(312)와 동벡터 신호(720A)에 응답하여 프레임 메모리(726A)를 제어한다.
가산기(711A)는 역 DCT 소자(71OA)로부터 에러 신호를 수신한다. 가산기(711A)는 프레임 메모리(726A)로부터 예측 화상 신호를 수신한다. 가산기(711A)는 에러 신호와 예측 화상 신호를 원래의 화상 신호(729A)로 결합시킨다. 이런식으로, 가산기(711A)는 원래의 화상 신호(729A)를 복원한다. 가산기(711A)는 복원된 화상 신호(729A)를 출력한다.
복원된 화상 신호(729A)는 가산기(711A)에서 프레임 메모리(726A)로 전송되어 그곳에 기록된다. 프레임 메모리(726A)는 어드레스 제어기(306)에 의해 제어되어 복원된 화상 신호(729A)에 근거하여 예측 화상 신호를 발생시킨다.
제6도에 도시된 것처럼 동기 신호 검출기(301)는 카운터(401), 비교기(402), 검출부(403), 처리기(404) 및, 결정부(405)를 포함한다. 카운터(401)는 입력 비트열(727A)을 수신한다. 카운터(401)는 업카운트 처리를 실행하고, 특히 입력 비트열(727A)의 매 비트를 카운트한다. 카운터(401)는 카운트된 비트수를 나타내는 신호(406)를 발생시킨다. 카운터(401)는 비교기(402)로 비트 카운트 개수 신호(406)를 출력한다. 비교기(402)에는 소정 비트수, 예컨대 527 비트에 대응하는 일정값을 나타내는 기준 신호가 제공된다. 소자(402)는 비트 카운트 개수 신호(406)와 기준 신호를 비교하여 카운트된 비트수가 소정 비트수(에컨대 527 비트)에 이르렀는지 여부를 판정한다. 카운트된 비트수가 소정 비트수에 이르렀다면, 비교기(402)는 논리 상태 "1"인 전송 프레임 플래그 신호(407)를 출력한다. 카운트된 비트수가 소정 비트수에 이르지 않았다면, 비교기(402)는 논리 상태 "0"인 전송 프레임 플래그 신호(407)를 출력한다. 일반적으로 비트 카운트 개수신호(406)는 전송 프레임 플래그 신호(407)가 "0"에서 "1"로 변할 때마다 재설정된다.
검출부(403)는 입력 비트열(727A)을 수신한다. 검출부(403)는 비교기를 포함한다. 검출부(403)는 입력 비트열(727A)의 16 연속 비트를 소정의 16 비트 기준 동기 신호와 비교한다. 검출부(403)는 비교 결과에 응답하여 동기 플래그를 나타내는 신호(408)와 에러 비트수를 나타내는 신호(409)를 발생시킨다. 입력 비트열(727A)의 16 연속 비트가 소정의 16 비트 기준 동기 신호와 완전히 일치할 경우 동기 플래그 신호(408)가 "1"이라고 가정한다. 일치하지 않을 경우, 동기 플래그 신호(408)는 "0"이다. 에러 비트 개수 신호(409)는 입력 비트열(727A)의 16 비트중 소정의 16 비트 기준 동기 신호의 대응하는 비트와 불일치하는 비트수를 나타낸다. 검출부(403)는 동기 플래그 신호(408)와 에러 비트 개수 신호(409)를 출력한다.
처리기(404)는 검출부(403)로부터 에러 비트 개수 신호(409)를 수신한다. 처리기(404)는 비교기를 포함한다. 처리기(404)에는 소정 임계수(소정 임계값)를 나타내는 기준 신호가 제공된다. 처리기(404)는 에러 비트 개수 신호(409)에 의해 표현되는 에러 비트수를 임계수와 비교한다. 처리기(404)는 비교 결과에 응답하여 강제 동기 획득 플래그(forced sync acquisition flag)를 나타내는 신호(410)를 발생시킨다. 에러 비트수가 임계수 이하일 경우, 강제 동기 획득 플래그 신호(410)는 "1"이다. 그 외의 경우, 강제 동기 획득 플래그 신호(410)는 "0"이다. 처리기(404)는 강제 동기 획득 플래그 신호(410)를 출력한다.
결정부(405)는 비교기(402)로부터 전송 프레임 플래그 신호(407)를 수신한다. 결정부(405)는 검출부(403)로부터 동기 플래그 신호(408)를 수신한다. 결정부(405)는 처리기(404)로부터 강제 동기 획득 플래그 신호(410)를 수신한다. 결정부(405)는 전송 프레임 플래그 신호(407), 동기 플래그 신호(408) 및, 강제 동기 획득 플래그 신호(410)에 응답하여 동기 검출 플래그 신호(307)를 발생시킨다. 결정부(405)는 논리 게이트 어레이 또는 ROM을 포함한다. 결정부(405)가 ROM을 포함할 경우 동기 검출 플래그 신호(307)의 소정 상태들은 ROM의 저장 세그먼트에 각각 저장되고, 전송 프레임 플래그 신호(407), 동기 플래그 신호(408) 및 강제 동기 획득 플래그 신호(410)는 ROM에 작용하는 어드레스 신호를 구성한다. 전송 프레임 플래그 신호(407), 동기 플래그 신호(408) 및, 강제 동기 획득 플래그 신호(410)가 모두 "1"일 경우, 동기 검출 플래그 신호(307)는 출력되지 않는다. 전송 프레임 플래그 신호(407)와 동기 플래그 신호(408)가 "1"이고 강제 동기 획득 플래그 신호(410)가 "0"일 경우, 동기 검출 플래그 신호(307)는 "1"이다. 전송 프레임 플래그 신호(407)와 강제 동기 획득 플래그 신호(410)가 "1"이고 동기 플래그 신호(408)가 "0"일 경우, 동기 검출 플래그 신호(307)는 "1"이다. 전송 프레임 플래그 신호(407)가 "1"이고 동기 플래그 신호(408)와 강제 동기 획득 플래그 신호(410)가 "0"일 경우, 동기 검출 플래그 신호(307)는 "0"이다. 전송 프레임 플래그 신호(407)가 "0" 이고, 동기 플래그 신호(408)와 강제 동기 획득 플래그 신호(410)가 "1"일 경우, 동기 검출 플래그 신호(307)는 출력되지 않는다. 전송 프레임 플래그 신호(407)와 강제 동기 획득 플래그 신호(410)가 "0"이고 동기 플래그 신호(408)가 "1"일 경우, 동기검출 플래그 신호(307)는 "1"이다. 전송 프레임 플래그 신호(407)와 동기 플래그 신호(408)가 "0"이고 강제 동기 획득 플래그 신호(410)가 "1"일 경우, 동기 검출 플래그 신호(307)는 "0"이다. 전송 프레임 플래그 신호(407), 동기 플래그 신호(408) 및, 강제 동기 획득 플래그 신호(410)가 모두 "0"일 경우, 동기 검출 플래그 신호(307)는 "0"이다.
"1"인 동기 검출 플래그 신호(307)는 동기화 처리가 실시 확립되도록 한다. "0"인 동기 검출 플래그 신호(307)는 동기화 처리가 실시 확립되지 못하도록 한다. 동기화 처리가 금지될 경우, 다음 동기 신호를 기다린다.
제7도에 도시된 것처럼, 신호 발생기(304)는 제어기(501), 카운터(502) 및, 비교기(503)를 포함한다. 제어기(501)는 동기 신호 검출기(301)로부터 동기 검출 플래그 신호(307)를 수신한다· 제어기(501)는 플립플롭 또는 쌍안정 회로를 포함한다. 동기 검출 플래그 신호(307)가 "0"에서 "1"로 변할 때, 제어기(501)는 카운터(502)로 재설정 신호(504)를 출력한다.
동시에, 제어기(501)는 카운터(502)로 인에이블 신호(505)를 출력하기 시작한다. 카운터(502)는 신호 분리기(303)로부터 출력된 비트열(311)에 동기화 된 비트 동기 신호를 수신한다. 카운터(502)는 재설정 신호(504)에 응답하여 재설정된다. 인에이블 신호(505)는 카운터(505)가 업카운트 처리를 실행 할 수 있도록 한다. 특히, 소자(502)는 비트열(311)의 매 비트를 카운트한다. 카운터(502)는 카운트된 비트수를 나타내는 신호(506)를 발생시킨다.
카운터(502)는 비교기(503)로 비트 카운트 개수 신호(506)를 출력한다. 비교기(503)는 신호 분리기(303)로부터 시작 어드레스 신호(309)를 수신한다.
소자(503)는 비트 카운트 개수 신호(506)를 시작 어드레스(309)와 비교하여 카운트된 비트수가 시작 어드레스 신호(309)에 대응하는 소정수에 이르렀는지 여부를 판정한다. 카운트된 비트수가 시작 어드레스 신호(309)에 대응하는 소정수에 이르렀을 경우, 비교기(503)는 논리 상태 "1"인 MB 시작 플래그 신호(310)를 출력한다. 그 이외의 경우, 비교기(503)는 논리 상때 "0"인 MB 시작 플래그 신호(310)를 출력한다. 그 이외의 경우, 비교기(503)는 논리상태 "0"인 MB 시작 플래그 신호(310)를 출력한다. 카운터(502)와 비교기(503)는 함께, 두개의 연속 전송 프레임에 걸쳐 확장되는 분할된 매크로 블럭의 나머지 비트를 검출한다. 즉, 카운터(502)와 비교기(503)가 함께 현재의 전송 프레임에서 최초의 분할되지 않은 매크로 블럭의 시작을 검출한다.
MB 시작 플래그 신호(310)는 매 전송 프레임에서 최초의 분할되지 않은 매크로 블럭이 시작되는 타이밍을 나타낸다. 제어기(501)는 비교기(503)로부터 MB 시작 플래그 신호(310)를 수신한다. 제어기(501)는 MB 시작 플래그 신호(310)가 "0" 에서 "1"로 변할 때마다 인에이블 신호(505)의 출력을 인터럽트 한다. 따라서, 카운터(502)의 동작은 MB 시작 플래그 신호(310)가 "0"에서 "1"로 변할 때마다 중단된다.
[제3 실시예]
본 발명의 제3실시예는 계층 부호화 처리를 사용한다. 부호화될 입력 화상 신호는 DCT 계수 정보와 오버헤드 정보로 분할된다. 오버헤드 정보는 부호화 모드(부호화 유형) 정보와 동 벡터 정보를 포함한다. 오버헤드 정보와 DCT 계수 정보에는 각각 제1우선 순위(priority)와 제2우선 순위가 할당된다.
오버헤드 정보는 제1비트열로 언급된 가변 길이 코드 신호로 부호화 된다. 제1비트열에는 동기 신호와 에러 보정 코드 신호가 부가된다. 따라서, 제1비트열, 동기 신호 및, 에러 보정 코드 신호는 제2비트열로 결합된다. 제2비트열은 전송선으로 출력된다.
DCT 계수 정보는 제3비트열로 언급된 가변 길이 코드 신호로 부호화 된다. 제3비트열에는 동기 신호와 에러 보정 코드 신호가 부가된다. 따라서, 제3비트열, 동기 신호 및, 에러 보정 코드 신호는 제4비트열로 결합된다. 제4비트열은 전송선으로 출력된다.
오버 헤드 정보(제1우선순위 정보)에 부가된 에러 보정 코드 신호를 구성하는 비트수는 DCT 계수 정보(제2우선순위 정보)에 부가된 에러 보정 코드 신호를 구성하는 비트수 보다 많다. 따라서, 오버헤드 정보(제1우선 순위 정보)는 DCT 계수 정보(제2우선순위 정보)보다, 전송 중에 발생하는 하나이상의 에러에 견디는 능력이 더 높다.
단위 시간 간격당 발생하는 제2비트열의 비트수 즉, 제2비트열의 비트 발생율에 대한 계산이 이루어진다. 제2비트열은 오버헤드 정보에 관한 것이라는 점을 유념해야 한다. 또한, 단위 시간 간격당 발생하는 제4비트열의 비트수 즉, 제4비트열의 비트 발생율에 대한 계산이 이루어진다. 제4비트열은 DCT 계수 정보에 관한 것이라는 점을 유념해야 한다. 다음에, 제2비트열과 제4비트열 각각에 관한 계산된 비트율을 합산함으로써 제2 및 제4비트열의 비트 발생율이 계산된다.
DCT 계수 정보에 관련된 가변 길이 부호화단 다음에는, 가변 양자화 스텝 사이즈에 따라 화상 정보를 양자화 하는 기능을 하는 양자화단이 위치한다. 양자화 스텝 사이즈는 계산된 제2 및 제4비트열의 비트 발생율이 상승하느냐 하락하느냐에 따라 각각 증가되고 감소된다. 양자화 스텝 사이즈의 증가와 감소는 제4비트열(DCT 계수 정보)의 비트 발생율의 하락과 상승을 초래한다. 따라서, 제2 및 제4비트열의 실제 비트 발생율은 거의 일정 비율로 제어 및 유지된다.
제8도를 참조하면, 부호화 장치는 동화상을 나타내는 입력 신호(716)를 수신하는 동벡터 추정기(701) 및 부호화 유형 결정 소자(702)를 포함한다. 제8도의 부호화 장치는 또한, 스위치(703), 프레임 메모리(704), 어드레스 제어기(705), 감산기(706), 이산코사인 변환(DCT) 소자(707), 양자화기(708B), 역 양자화기(709), 역 DCT 소자(710), 가산기(711) 및 부호기(712B)를 포함한다.
동벡터 추정기(701)는, 프레임 메모리(704), 어드레스 제어기(705) 및 부호기(712B)에 접속된다. 부호화 유형 결정 소자(702)는 스위치(703), 프레임 메모리(704) 및 부호기(712B)에 접속된다. 스위치(703)는 프레임 메모리(704), 감산기(706) 및 가산기(711)에 접속된다. 프레임 메모리(704)는 어드레스 제어기(705) 및 가산기(711)에 접속된다. 감산기(706)는 입력 화상 신호(716)를 수신한다. 감산기(706)는 DCT 소자(707)에 접속된다. DCT 소자(707)는 양자화기(708B)에 접속된다. 양자화기(708B)는 역양자화기(709) 및 부호기(712B)에 접속된다. 역양자화기(709)는 역 DCT 소자(710)에 접속된다. 역 DCT 소자(710)는 가산기(711)에 접속된다.
제8도의 부호화 장치는, 동기 신호 발생기(713), 멀티플렉서(601 및 602), 에러 보정 코드 가산기(603 및 604), 계산기(605) 및, 제어기(606)를 더 포함한다. 동기 신호 발생기(713)는 멀티플렉서(601 및 602)에 접속된다. 멀티플렉서(601 및 602)는 부호기(712B)에 접속된다. 에러 보정 코드 가산기(603 및 604)는 각각 멀티플렉서(601 및 602)에 접속된다. 계산기(605)는 에러 보정 코드 가산기(603 및 604)에 접속된다. 제어기(606)는 계산기(605)에 접속된다. 제어기(606)는 또한 양자화기(708B)에 접속된다.
동벡터 추정기(701)는 현재의 화상 프레임을 나타내는 입력 화상 신호(716)를 수신한다. 동벡터 추정기(701)는 입력 화상 신호(716)에 관련된 직전의 화상 프레임을 나타내는 프레임 메모리(704)의 출력 신호(718)를 수신한다. 동벡터 추정기(701)는 현재의 화상 프레임 신호(716)와 직전의 화상프레임 신호(718)를 비교하여 움직임 추정값(동벡터)을 검출하고 검출된 움직임 추정값(검출된 동벡터)을 나타내는 신호(720)를 출력한다. 즉, 동벡터 추정기(701)는 화상 움직임을 추정하여 추정된 화상 움직임을 나타내는 신호를 발생시키는 기능을 한다.
어드레스 제어기(705)는 동벡터 추정기(701)로부터 동벡터 신호(720)를 수신한다. 어드레스 제어기(705)는, 프레임 메모리(704)가 입력 화상 신호(716)에 대응하는 움직임 보상된 예측 화상 신호(719)를 출력하도록, 동벡터 신호(720)에 응답하여 프레임 메모리(704)를 제어한다.
부호화 유형 결정 소자(702)는 입력 화상 신호(716)를 수신한다. 부호화 유형 결정 소자(702)는 프레임 메모리(704)로부터 예측 화상 신호(719)를 수신한다. 부호화 유형 결정 소자(702)는 입력 화상 신호(716)와 예측 화상 신호(719)를 비교하여 프레임내 부호화 처리와 프레임간 부호화 처리 중 어떤 처리가 실행되어야 하는지를 결정한다. 부호화 유형 결정 소자(702)는 결정 결과에 따라 부호화 모드 신호(717)를 출력한다.
스위치(703)는 가동 접촉부와 고정 접촉부 "a" 및 "b" 를 갖는다. 가동 접촉부는 고정 접촉부 "a" 또는 고정 접촉부 "b" 중 어느 하나에 선택적으로 접촉된다. 스위치(703)의 가동 접촉부는 감산기(706)와 가산기(711)에 접속된다. 스위치(703)의 고정 접촉부 "a"는 접속되지 않는다. 스위치(703)의 고정 접촉부 "b"는 프레임 메모리(704)에 접속된다. 스위치(703)는 부호화 유형 결정 소자(702)로부터 출력된 부호화 모드 신호(717)에 의해 제어된다. 부호화 모드 신호(717)가 프레임내 부호화 처리가 실행되어야 함을 나타낼 경우, 스위치(703)의 가동 접촉부는 고정 접촉부 "a"와 접촉한다. 따라서, 이 경우 프레임 메모리(704)에 의해 출력된 예측 화상 신호(719)는 감산기(706)와 가산기(711)로 전달되지 않는다. 부호화 모드 신호(717)가 프레임간 부호화 처리가 실행되어야 함을 나타낼 경우, 스위치(703)의 가동 접촉부는 고정 접촉부 "b"와 접촉한다. 따라서, 이 경우 예측 화상 신호(719)는 프레임 메모리(704)에서 감산기(706)와 가산기(711)로 전달될 수 있다.
프레임간 부호화 처리가 선택될 경우, 감산기(706)는 입력 화상 신호(716)와 예측 화상 신호(719)의 차이를 계산한다. 감산기(706)는 계산된 차이를 나타내는 에러 신호를 출력한다. 프레임내 부호화 처리가 선택될 경우, 입력 화상 신호(716)는 감산기(706)에서 처리되지 않고 감산기(706)를 통과한다.
DCT 소자(707)는 감산기(706)의 출력 신호를 수신한다. DCT 소자(707)는 감산기(706)의 출력 신호를 이산 코사인 변환(DCT)하여 DCT 계수를 나타내는 신호를 출력한다. 양자화기(708B)는 DCT 소자(707)로부터 DCT 계수 신호를 수신하고, 제어기(606)의 출력 신호(612)에 의해 표현된 양자화 스텝 사이즈에 따라 DCT 계수 신호를 양자화 한다. 양자화기(708B)는 양자화 결과 신호(607)를 출력한다.
부호기(712B)는 양자화기(708B)로부터 양자화 결과 신호(607)를 수신한다. 부호기(712B)는 동벡터 추정기(701)로부터 동벡터 신호를 수신한다.
부호기(712B)는 양자화 유형 결정 소자(702)로부터 부호화 모드 신호(717)를 수신한다. 부호기(712B)는, 양자화 결과 신호(607)에 작용하는 제1부호화부, 동벡터 신호(720)에 작용하는 제2부호화부, 부호화 모드 신호(717)에 작용하는 제3부호화부 및, 다중화부를 포함한다. 특히, 소자(712B)는 양자화 결과 신호(607)를 가변 길이 코드의 대응하는 워드 즉, 제1부호화 결과 신호(608)로 부호화 한다. 제1부호화 결과 신호(608)는 DCT 계수 정보를 나타내는 비트열(608)로 언급된다. 소자(712B)는 동벡터 신호(720)를 가변 길이 코드의 대응하는 워드 즉, 제2부호화 결과 신호로 부호화 한다.
소자(712B)는 부호화 모드 신호(717)를 가변 길이 코드의 대응하는 워드 즉, 제3부호화 결과 신호로 부호화 한다. 부호기(712B)는 제2부호화 결과 신호와 제3부호화 결과 신호를, 오버헤드 정보를 나타내는 비트열(609)로 다중화한다. 부호기(712B)는 DCT 계수 정보 비트열(608)과 오버헤드 정보비트열(609)을 출력한다.
역양자화기(709)는 양자화기(708B)로부터 양자화 결과 신호(607)를 수신한다. 소자(709)는 양자화 결과 신호(607)를 역양자화 처리하여 DCT 소자(707)의 출력 신호에 대응하는 DCT 계수 신호를 복원한다. 역 DCT 소자(710)는 역양자화기(709)로부터 복원된 DCT 계수 신호를 수신한다. 소자(710)는 복원된 DCT 계수 신호를 역 DCT 처리하여 DCT 계수 신호를 다시 감산기(706)의 출력 신호에 대응하는 에러 신호로 변환한다. 역 DCT 소자(710)는 가산기(711)로 에러 신호를 출력한다. 프레임간 부호화 처리가 선택될 경우, 가산기(711)는 프레임 메모리(704)로부터 예측 화상 신호(719)를 수신하고, 에러 신호와 예측 화상 신호(719)를 입력 화상 신호(716)에 대응하는 화상 신호로 결합시킨다. 프레임내 부호화 처리가 선택될 경우, 에러신호는 가산기(711)에 의해 처리되지 않고 가산기(711)를 통과한다. 이런식으로 가산기(711)는 입력 화상 신호(716)에 대응하는 화상 신호를 복원한다.
가산기(711)는 복원된 화상 신호를 프레임 메모리(704)로 출력한다. 복원된 화상 신호는 프레임 메모리(704)에 기록된다. 프레임 메모리(704)는 어드레스 제어기(705)에 의해 제어되어 복원된 화상 신호에 근거하여 직전의 화상 프레임 신호(718)와 예측 화상 프레임 신호(719)를 발생시킨다.
동기 신호 발생기(713)는 동기 신호(610)를 주기적으로 생성하여 출력 한다. 멀티플렉서(601)는 부호기(712B)로부터 DCT 계수 정보 비트열(608)을 수신한다. 멀티플렉서(601)는 동기 신호 발생기(713)로부터 동기 신호(610)를 수신한다· 소자(601)는 DCT 계수 정보 비트열(608)과 동기 신호(610)를 제1합성 정보 신호로 다중화한다. 에러 보정 코드 가산기(603)는 다중화기(601)로부터 제1합성 정보 신호를 수신한다. 소자(603)는 에러 보정 신호 또는 에러 보정 코드의 워드를 제1합성 정보 신호에 가산하여 제1합성 정보 신호를 제2합성 정보 신호로 변환한다. 에러 보정 코드 가산기(603)는 제2합성 정보 신호를 전송선으로 출력한다.
멀티플렉서(602)는 부호기(712B)로부터 오버헤드 정보 비트열(609)을 수신한다. 멀티플렉서(602)는 동기 신호 발생기(713)로부터 동기 신호(610)를 수신한다. 소자(602)는 오버헤드 정보 비트열(609)과 동기 신호(610)를 제3합성 정보 신호로 다중화한다. 에러 보정 코드 가산기(604)는 멀티플렉서(602)로부터 제3합성 정보 신호를 수신한다. 소자(604)는 에러 보정신호 또는 에러 보정 코드의 워드를 제3합성 정보 신호에 가산하여, 제3합성 정보 신호를 제4합성 정보 신호로 변환한다. 에러 보정 코드 가산기(604)는 제4합성 정보 신호를 전송선으로 출력한다.
제3합성 정보 신호(오버헤드 정보 또는 제1우선순위 정보)에 부가된 에러 보정 코드 신호를 구성하는 비트수는 제1합성 정보 신호(DCT 계수 정보 또는 제2우선순위 정보)에 부가된 에러 보정 코드 신호를 구성하는 비트수 보다 크다. 따라서, 오버헤드 정보(제1우선순위 정보)는 전송중에 발생하는 하나이상의 에러에 견디는 능력이, DCT 계수 정보(제2우선순위 정보) 보다 높다.
계산기(605)는 에러 보정 코드 가산기(603)로부터 제2합성 정보 신호를 수신한다. 계산기(605)는 에러 보정 코드 가산기(604)로부터 제4합성 정보 신호를 수신한다. 소자(605)는 단위 시간 간격당 발생하는 제2합성 정보 신호의 비트수 즉, 제2합성 정보 신호의 비트 발생율을 계산한다.
제2합성 정보 신호는 DCT 계수 정보에 관한 것임을 유념해야 한다. 또한, 소자(605)는 단위 시간 간격당 발생하는 제4합성 정보 신호의 비트수 즉, 제4합성 정보 신호의 비트 발생율을 계산한다. 제4합성 정보 신호는 오버헤드 정보에 관한 것임을 유념해야 한다. 다음에, 소자(605)는 제2합성 정보 신호와 제4합성 정보 신호 각각에 대해 계산된 비트 발생율을 합산하여 제2 및 제4합성 정보 신호의 비트 발생율을 계산한다. 계산기(605)는 계산된 제2 및 제4합성 정보 신호의 비트 발생율을 나타내는 신호(611)를 출력한다.
제어기(606)는 계산기(605)로부터 비트율 신호(611)를 수신한다. 제어기(606)는 비트율 신호(611)에 응답하여 양자화 스텝 사이즈 신호(612)를 발생시킨다. 제어기(606)는 양자화 스텝 사이즈 신호(612)를 양자화기(708B)로 출력한다. 따라서, 양자화기(708B)에 의해 사용된 양자화 스텝 사이즈는 계산된 제2 및 제4합성 정보 신호의 비트 발생율이 상승하느냐 하락하느냐에 따라 각각 증가되고 감소된다. 양자화 스텝 사이즈의 증가와 감소는 각각 제2합성 정보 신호(DCT 계수 정보)의 비트 발생율의 하락과 상승을 초래한다. 따라서, 제2및 제4합성 정보 신호의 실제 비트 발생율은 거의 일정 비율로 제어되어 유지된다.
제어기(606)는 ROM을 포함할 수도 있다. 이 경우, 양자화 스렙 사이즈 신호(612)의 소정 상태들은 ROM의 저장 세그먼트에 각각 저장되고, 비트율 신호(611)는 ROM에 작용하는 어드레스 신호로 사용된다.

Claims (11)

  1. (정정) 화상 신호를 부호화하는 방법에 있어서, 입력 화상 신호를 블럭들로 분할하는 단계와; 상기 블럭들을, 각각이 다수의 블럭을 갖는 그룹들로 묶는 단계와; 상기 입력 화상 신호를, 블럭 단위로, 가변 길이 코드를 사용하는 제2화상 신호로 부호화 하는 단계와; 각 그룹마다 상기 제2화상 신호에 에러 보정 신호를 부가하는 단계 및; 각 그룹마다 제2화상 신호에, 각 그룹내의 비트 위치를 나타내는 시작 어드레스의 신호 및, 각 그룹내의 블럭의 공간적 위치를 나타내는 위치 어드레스의 신호를 부가하는 단계를 포함하는 화상 신호 부호화 방법.
  2. (정정) 제1항에 있어서, 상기 각 그룹은 일정수의 비트를 갖는 화상 신호 부호화 방법.
  3. (정정) 입력 비트열에서 동기 신호를 검출하는 단계와; 검출된 동기 신호에 응답하여 상기 입력 비트열에서 위치 어드레스의 신호와 시작 어드레스의 신호를 검출하는 단계와; 상기 위치 어드레스 및 상기 시작 어드레스에 응답하여 입력 비트열에서 상기 위치 어드레스에 의해 지시되는 블럭내의 상기 시작 어드레스에 의해 지시되는 비트를 블럭내의 시작 비트로 인식하는 단계 및; 인식 결과에 응답하여 상기 입력 비트열을 복호화하는 단계를 포함하는 방법.
  4. (정정) 제3항에 있어서, 상기 동기 신호를 검출하는 단계는, 각각의 일정수의 비트에 대한 입력 비트열에서 동기 신호를 검출하는 단계와; 검출된 동기 신호에서 에러수를 계산하는 단계와; 계산된 에러수를 소정의 기준수와 비교하는 단계 및; 상기 계산된 에러수가 상기 소정의 기준수 보다 작을 경우, 상기 검출된 동기 신호를 정확한 동기 신호로 간주하는 단계를 포함하는 방법.
  5. (정정) 화상 신호를 부호화하는 장치에 있어서, 입력 화상 신호를 블럭들로 분할하는 수단과; 상기 블럭들을, 각각이 다수의 블럭을 갖는 그룹들로 묶는 수단과; 상기 입력 화상 신호를, 블릭 단위로, 가변 길이 코드를 사용하는 제2화상 신호로 부호화 하는 수단과; 각 그룹마다 상기 제2화상 신호에 에러 보정 신호를 부가하는 수단과; 각 그룹내의 비트 위치를 나타내는 시작 어드레스의 신호를 발생시키는 수단과; 각 그룹내의 블럭의 공간적 위치를 나타내는 위치 어드레스의 신호를 발생시키는 수단 및; 각 그룹마다 상기 제2화상 신호에 상기 시작 어드레스의 신호와 상기 위치 어드레스의 신호를 부가하는 수단을 포함하는 화상 신호 부호화 장치.
  6. (정정) 복호화 장치에 있어서, 입력 비트열에서 동기 신호를 검출하는 수단과; 검출된 동기 신호에서 에러수를 계산하는 수단과; 계산된 에러수를 소정의 기준수와 비교하는 수단과; 상기 비교하는 수단이, 상기 계산된 에러수가 상기 소정의 기준수 보다 작은 것으로 판정할 경우 상기 검출된 동기 신호를 정확한 동기 신호로 간주하는 수단과; 상기 정확한 동기 신호로 간주되는 상기 검출된 동기 신호에 웅답하여 상기 입력 비트열에서 위치 어드레스의 신호와 시작 어드레스의 신호를 검출하는 수단과; 상기 위치 어드레스 및 상기 시작 어드레스에 응답하여, 상기 입력 비트열에서 상기 위치 어드레스에 의해 지시되는 블력내의 상기 시작 어드레스에 의해 지시되는 비트를 상기 블력내의 시작 비트로 인식하는 수단 및; 인식 결과에 응답하여 상기 입력 비트열을 복호화 하는 수단을 포함하는 복호화 장치.
  7. (정정) 화상 신호를 부호화하는 방법에 있어서, 입력 화상 신호를 가변 길이 코드를 사용하는 제2화상 신호로 부호화 하는 단계와; 상기 제2화상 신호에 에러 보정 신호를 부가하여 상기 제2화상 신호를 제3화상 신호로 변환하는 단계와; 상기 제3화상 신호의 비트 발생율을 검출하는 단계 및; 검출된 상기 제3화상 신호의 비트 발생율에 응답하여 상기 제2화상 신호의 비트 발생율을 제어하는 단계를 포함하는 화상 신호 부호화 방법.
  8. (정정) 화상 신호를 부호화하는 장치에 있어서, 입력 화상 신호를 가변 길이 코드를 사용하는 제2화상 신호로 부호화 하는 수단과; 상기 제2화상 신호에 에러 보정 신호를 부가하여 상기 제2화상 신호를 제3화상 신호로 변환하는 수단과; 상기 제3화상 신호의 비트 발생율을 검출하는 수단 및; 검출된 상기 제3화상 신호의 비트 발생율에 응답하여 상기 제2화상 신호의 비트 발생율을 제어하는 수단을 포함하는 화상 신호 부호화 장치.
  9. (정정) 제1화상 신호를 블럭들로 분할하는 수단과; 상기 제1화상 신호를, 각 블럭마다, 가변 길이 코드를 사용하는 제2화상 신호로 부호화하는 수단과; 상기 제2화상 신호를 제1그룹 및 제2그룹을 포함하는 그룹들로 묶는 수단으로서, 상기 제2화상 신호의 블럭들은 제1블럭, 제2블럭 및 제3블럭을 포함하고, 상기 제1그룹은 상기 제1블럭과 상기 제2블럭의 앞부분의 연속물(succession)을 포함하고, 상기 제2그룹은 상기 제2블럭의 뒷부분과 상기 제3블럭의 연속물을 포함하는, 상기 수단과; 상기 제2그룹에 관련된 상기 제3블럭의 헤드의 위치를 나타내는 시작 어드레스의 신호를 발생시키는 수단과; 상기 제2화상 신호의 상기 제2그룹에 상기 시작 어드레스의 신호를 부가하여, 상기 제2화상 신호를 제3화상 신호로 변환하는 수단 및; 각 그룹마다 상기 제3화상 신호에 대한 에러 보정 신호를 발생시켜, 발생된 에러 보정 신호를 상기 각 그룹마다 상기 제3화상 신호에 부가하는 수단을 포함하는 장치.
  10. (정정) 제9항에 있어서, 상기 제1화상 신호에 의해 표현된 프레임에 관련된 상기 제3블럭의 위치를 나타내는 위치 어드레스의 신호를 발생시키는 수단 및; 상기 제2화상 신호의 상기 제2그룹에 상기 위치 어드레스의 신호를 부가하는 수단을 더 포함하는 장치.
  11. (정정) 화상 신호의 각 블럭 그룹마다 시작 어드레스의 신호를 검출하는 수단과; 검출된 상기 시작 어드레스의 신호에 응답하여 상기 각 블럭 그룹마다 최초의 분할되지 않은 블럭의 헤드를 검출하는 수단 및; 검출된 상기 최초의 분할되지 않은 블럭의 헤드에 응답하여 상기 각 블럭 그룹마다 상기 화상 신호를 복호화하는 수단을 포함하는 장치.
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