KR100250451B1 - H/w structure of parallel search method for code acquisition - Google Patents

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Abstract

PURPOSE: A hardware structure of a parallel detecting mode for a code synchronous acquisition is provided to calculate correlation values by many correlators, and to operate a system as three synchronous acquisition modes according to a selection of a microprocessor. CONSTITUTION: A processor interface block(11) receives a start command to generate a start signal, and generates an integral length and signals of search sections from assigned address and data. A PN(Pseudo Noise) code generating block(12) generates a PN short code to delay the code, and generates an on-time PN code and a late-time PN code according to a PN clock signal, then makes correlator blocks calculate correlation values of a half chip unit. An on-time correlator block/late-time correlator block(14,15) uses the PN codes and the data of the PN code generating block(12), and calculates the correlation values of each correlation section. A control block(17) control a clock multiplying the data by self-generated PN codes from the on-time correlator block/late-time correlator block(14,15). The control block(17) controls a clock for performing a cross-arm addition, and controls a clock tracing the correlation values. The control block(17) delays the codes each one chip after calculating the first correlation section by the PN code generating block(12), and generates signals for controlling the clocks of a PN generation to move the correlation value sections. A comparator block(16) receives added correlation values of an in-phase signal channel and a quadrate signal channel, and calculates a largest energy value and an index value among the added energy values.

Description

코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조Architecture of Parallel Search Hardware for Code Synchronization Acquisition

본 발명은 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 관한 것으로 특히, 빠른 동기 획득을 위해 다수의 상관기가 동시에 동작되며 동기 획득의 정확성을 위해 세 가지 모드로 동작하므로써 동기 획득 과정에서의 에러 확률을 줄이고 시스템의 유연성을 향상시킬 수 있는 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 관한 것이다.The present invention relates to a structure of a parallel search hardware for code synchronization. In particular, a plurality of correlators are operated simultaneously for fast synchronization acquisition and three different modes for accuracy of synchronization acquisition. The present invention relates to an architecture of parallel search hardware for code synchronization acquisition which can reduce the number and improve the flexibility of the system.

코드분할 다중접속(Code Division Multiple Access; 이하 CDMA라 함) 방식은 각 이용자가 서로 다른 확산 코드(Spreading Code)를 가지고 정보를 확산한 후 다수의 이용자가 동일한 주파수 대역을 가지고 통신하므로 수신측에서 정확히 정보를 복원하기 위해서는 송신측에서 사용한 확산 코드와 동일하고 송신측 코드와 정확하게 동기가 맞는 코드를 이용하여 정보를 역확산시켜야 한다.In Code Division Multiple Access (CDMA), each user spreads information with a different spreading code and multiple users communicate with the same frequency band. In order to recover the information, it is necessary to despread the information by using a code identical to the spreading code used at the transmitting side and exactly synchronizing with the transmitting code.

일반적으로 송신측과 수신측 코드 사이의 위상차를 없애는 동기 과정은 코드 동기 획득(code acquisition) 과정과 동기 추적(code tracking)과정으로 이루어진다. 이 중 동기 방식으로는 구조는 간단하지만 동기 획득 시간이 긴 단점이 있는 직렬 탐색 방식, 동기 획득 시간은 짧지만 구조가 복잡한 병렬 탐색 방식 그리고 두 가지 방식이 혼합된 하이브리드 방식이 있는데, 직렬 탐색 방식은 그 구조는 간단하지만 적분 길이가 길거나 탐색 구간이 넓게 되면 전체 동기 획득 시간이 길어지므로 전체 시스템의 성능을 저하시키는 문제점이 있다.In general, a synchronization process for removing a phase difference between a transmitter and a receiver code includes a code acquisition process and a code tracking process. Among them, the synchronous method is a serial search method which has a simple structure but has a long synchronization acquisition time, a parallel search method having a short synchronization acquisition time but a complicated structure, and a hybrid method in which the two methods are mixed. Although the structure is simple, if the integration length is long or the search interval is wide, the overall synchronization acquisition time becomes long, which causes a problem of degrading the performance of the entire system.

따라서, 본 발명은 다수의 상관기가 동시에 상관 값을 계산하여 동기 획득 시간을 감소시키고 에러 확률을 줄이기 위해 마이크로 프로세서의 선택에 따라 세 가지 모드로 동작하여 시스템의 유연성을 향상시킬 수 있는 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조를 제공하는데 그 목적이 있다.Accordingly, the present invention provides a code synchronization acquisition in which multiple correlators simultaneously calculate correlation values to reduce synchronization acquisition time and operate in three modes according to the choice of microprocessor to improve the flexibility of the system. The purpose of the present invention is to provide a structure of parallel search hardware.

상술한 목적을 달성하기 위한 본 발명에 따른 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조는 프로세서로부터 스타트 명령을 받아 스타트 신호를 발생시키며 프로세서로부터 할당받은 어드레스와 데이터로부터 적분 길이, 탐색 구간 등의 신호를 생성하는 프로세서 인터페이스 블럭과, 의사잡음 쇼트 코드를 발생하여 지연시킨 후 의상 잡음 클럭신호에 따라 온-타임 의사잡음 코드 및 이보다 1/2칩 뒤진 래이트-타임 의사잡음 코드를 발생함으로써 상관기 블럭에서 1/2칩 단위의 상관 값을 계산하도록 하는 의사잡음 코드 발생 블럭과, 상기 의사잡음 코드 발생 블럭의 의사잡음 코드 및 데이터를 이용하여 각 상관 구간의 상관 값을 계산하는 온-타임 상관기 블럭 및 래이트-타임 상관기 블럭과, 상기 온-타임 상관기 블럭, 래이트-타임 상관기 블럭에서 수신된 데이터와 자체 발생된 의사잡음 코드를 곱하기 위한 클럭, QPSK 복조를 고려한 크로스-암 덧셈을 위한 클럭 및 상관 값을 추적하기 위한 클럭 등을 제어하고 의사잡음 코드 발생 블럭에서 첫 상관 구간에 대한 계산이 끝난 후 한 칩씩 코드를 지연시켜 상관 값 구간을 이동하기 위한 의사잡음 코드 발생의 클럭을 제어하는 신호를 발생하는 제어 블럭과, 상기 각 상관 구간에 대한 상관 값의 I채널 및 Q채널의 합산된 상관 값을 입력받아 합산된 에너지값 중에서 가장 큰 에너지 값과 그때의 인덱스를 계산하는 비교기 블럭을 포함하여 구성되는 것을 특징으로 한다.In order to achieve the above object, a structure of a parallel search method hardware for code synchronization acquisition according to the present invention generates a start signal by receiving a start command from a processor, and integrates a signal such as an integral length and a search interval from an address and data allocated from the processor. The processor interface block generates a delay signal, generates a delayed pseudo noise short code, and generates an on-time pseudo noise code and a half-time late-time pseudo noise code according to the costume noise clock signal. Pseudo-noise code generation block for calculating the correlation value in units of 1/2 chip, and on-time correlator block and lay for calculating the correlation value of each correlation section using the pseudo-noise code and data of the pseudo-noise code generation block. T-time correlator block, the on-time correlator block, rate-time correlator It controls the clock for multiplying the data received from the rack with the self-generated pseudonoise code, the clock for cross-arm addition considering QPSK demodulation, and the clock for tracking the correlation value. A control block for generating a signal for controlling a clock of pseudo noise code generation for moving a correlation value section by delaying a code by one chip after the calculation is finished, and the I and Q channels of the correlation value for each correlation section. And a comparator block configured to receive the summed correlation value and calculate the largest energy value among the summed energy values and the index at that time.

또한 상술한 목적을 달성하기 위한 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 있어서, 상기 병렬 탐색 하드웨어가 초기 동기 획득 모드로 동작할 경우에는 각 상관 구간에 대한 상관 값의 계산이 끝나면 각 안테나의 상관 계산 결과 값을 각각 더하는 덧셈기와, 상기 덧셈기의 결과를 입력으로 하여 탐색 구간 내의 가장 큰 상관 값과 인덱스를 탐색하고 최대 값과 그때의 인덱스의 탐색이 완료되면 프로세서로 인터럽트 신호를 발생하여 값을 읽어 가도록 하는 비교기 블럭을 포함하여 구성되는 것을 특징으로 한다.In addition, in the structure of the parallel search method hardware for code synchronization acquisition to achieve the above object, when the parallel search hardware operates in the initial synchronization acquisition mode, the calculation of the correlation value for each correlation interval is completed An adder that adds the correlation calculation result values respectively, and the result of the adder is inputted to search for the largest correlation value and index in the search interval, and when the search for the maximum value and the index at that time is completed, an interrupt signal is generated by the processor. It comprises a comparator block for reading out.

또한 상술한 목적을 달성하기 위한 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 있어서, 상기 병렬 탐색 하드웨어가 탐색 모드로 동작할 경우에는 각 탐색 구간마다 계산된 상관 값을 인터럽트 신호 발생 후 각 온-타임 상관기 및 래이트-타임 상관기의 에너지 값과 인덱스를 프로세서가 읽어가도록 하는 비교기 블럭을 포함하여 구성되는 것을 특징으로 한다.In addition, in the structure of the parallel search method hardware for code synchronization acquisition to achieve the above object, when the parallel search hardware operates in the search mode, the correlation value calculated for each search period is generated after each interrupt signal generation. And a comparator block for allowing the processor to read the energy values and indices of the time correlator and the late-time correlator.

또한 상술한 목적을 달성하기 위한 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 있어서, 상기 병렬 탐색 하드웨어가 검증 모드로 동작할 경우에는, 상기 병렬 탐색 방식 하드웨어가 탐색 모드로 동작하여 얻은 16개의 값을 16개의 상관기에 할당하여 옵셋 정보를 최종적으로 검증하고 이를 통해 계산된 상관 값을 인터럽트 신호를 발생하여 프로세서가 읽어 가도록 하는 비교기 블럭을 포함하여 구성되는 것을 특징으로 한다.In addition, in the structure of the parallel search hardware for code synchronization acquisition to achieve the above object, when the parallel search hardware operates in the verify mode, 16 values obtained by operating the parallel search hardware in the search mode Is assigned to 16 correlators to finally verify the offset information, and comprises a comparator block for generating the interrupt signal and reading the correlation value through the comparator block.

도 1은 본 발명에 따른 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조도.1 is a structural diagram of a parallel search method hardware for code synchronization acquisition according to the present invention.

도 2는 본 발명에 따른 초기 동기 획득 모드의 하드웨어 구조도.2 is a hardware structural diagram of an initial synchronization acquisition mode according to the present invention;

도 3은 본 발명에 따른 탐색 모드 및 검증 모드의 하드웨어 구성도.3 is a hardware configuration diagram of a seek mode and a verify mode according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

11 : 프로세서 인터페이스 블록 12 : PN 코드 발생 블록11: processor interface block 12: PN code generation block

13 : 월쉬 블록 14 : 온-타임 상관기 블록13: Walsh Block 14: On-Time Correlator Block

15 : 래이트-타임 상관기 블록 16 : 비교기 블록15: Late-time correlator block 16: Comparator block

17 : 제어 블록 18 : 크로스-암 덧셈부17: control block 18: cross-arm adder

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1은 본 발명에 따른 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조도로서, 크게 프로세서 인터페이스 블럭(11)과 의사잡음(Pseudo Noise ;PN)코드 발생 블럭(12), 월쉬(Walsh) 블럭(13), 온-타임 상관기 블럭(14), 래이트-타임 상관기 블럭(15), 비교기(Comparator)블럭(16) 및 제어 블럭(17)으로 구성된다.1 is a structural diagram of a parallel search method hardware for code synchronization acquisition according to the present invention. The processor interface block 11, pseudo noise (PN) code generation block 12, and Walsh block 13 are shown in FIG. ), An on-time correlator block 14, a late-time correlator block 15, a comparator block 16 and a control block 17.

PN코드 발생 블럭(12)에서는 PN 쇼트(short) 코드(pnτ0∼ pnτ63)를 발생하여 지연시킨 후, 프로세서에서 할당된 오프셋에 따라 각 상관기로 지연된 PN 코드를 출력시킨다. PN코드 발생 블럭(12)에서는 제어 블럭(17)으로 부터 입력되는 PN 클럭신호에 따라 온-타임(on-time) PN 코드 및 이보다 1/2칩 뒤진 래이트-타임(late-time) PN 코드를 발생함으로써 상관기 블럭에서 1/2칩 단위의 상관 값을 계산하도록 한다.The PN code generation block 12 generates and delays a PN short code pn tau 0 to pn tau 63 , and then outputs a delayed PN code to each correlator according to an offset allocated by the processor. In the PN code generation block 12, an on-time PN code and a late-time PN code 1/2 chip later than the on-time PN code according to the PN clock signal input from the control block 17 are used. Calculate the correlation value in units of 1/2 chip in the correlator block.

제어 블럭(17)에서는 온-타임 상관기 블럭(14), 래이트-타임 상관기 블럭(15) 및 PN 코드 발생 블럭(12)을 제어하기 위한 제어 신호를 발생한다. 즉, 온-타임 상관기 블럭(14), 래이트-타임 상관기 블럭(15)에서 수신된 데이터와 자체 발생된 PN 코드를 곱하기 위한 클럭 및 QPSK 복조를 고려한 크로스-암(cross-arm) 덧셈부(18)의 클럭, 상관 값을 추적하기 위한 클럭 등을 제어한다. 또한 PN 코드 발생 블럭에서 첫 상관 구간에 대한 계산이 끝난 후 한 칩씩 코드를 지연시켜 상관 값 구간을 이동하기 위해 PN 코드 발생의 클럭을 제어하며, 상관기 블럭의 동작을 제어하는 신호를 발생한다.The control block 17 generates control signals for controlling the on-time correlator block 14, the late-time correlator block 15, and the PN code generation block 12. That is, a cross-arm adder considering clock and QPSK demodulation for multiplying the data received in the on-time correlator block 14 and the late-time correlator block 15 with a self-generated PN code ( 18), a clock for tracking correlation values, and the like. In addition, after the calculation of the first correlation section in the PN code generation block, the code is delayed by one chip to control the clock of the PN code generation to move the correlation value section, and generates a signal for controlling the operation of the correlator block.

프로세서 인터페이스 블럭(11)은 프로세서로부터 스타트(start) 명령을 받으면 even_sec의 하강 에지(falling edge) 또는 20ms 클럭의 상승 에지(rising edge)에서 스타트(start) 신호를 발생시킨다. 또한 프로세서로부터의 명령을 해독하여 제어 블럭(17)에서 필요로 하는 신호를 발생시키는 역할을 한다. 또한 프로세서로부터 할당받은 어드레스와 데이터로부터 적분 길이, 탐색 구간 등의 신호를 만들어 낸다.The processor interface block 11 generates a start signal at the falling edge of even_sec or the rising edge of the 20ms clock when the start command is received from the processor. It also serves to decode the instructions from the processor and generate the signals required by the control block 17. It also generates signals such as integral length and search interval from the address and data allocated from the processor.

온-타임 상관기 블럭(14) 및 래이트-타임 상관기 블럭(15)은 동상 신호(Inphase ;I) 채널 및 직교 신호(Quadrate ;Q) 채널 신호에 대한 상관값을 계산하기 위해 안테나당 8개의 상관기가 연결되어 있으며, 병렬 상관기 각각은 입력된 PN 코드 및 데이터를 이용하여 상관 값을 계산한다. 각 구간에 대한 상관 값의 계산이 끝날 때마다 계산된 상관 값은 I,Q 에너지가 합산되어(

Figure 1019970071103_B1_M0001
) 비교기 블럭(16)에 입력된다.The on-time correlator block 14 and the late-time correlator block 15 provide eight correlations per antenna to calculate correlation values for in-phase (I) and quadrature (Q) channel signals. The parallel correlators calculate the correlation value using the input PN code and data. At the end of the calculation of the correlation value for each interval, the calculated correlation value is summed with I, Q energy (
Figure 1019970071103_B1_M0001
 ) Is input to the comparator block 16.

비교기 블럭(16)은 각 구간에 대한 상관값 계산이 끝나면 합산된 에너지값 중에서 가장 큰 에너지 값과 그때의 인덱스를 계산하게 된다.The comparator block 16 calculates the largest energy value among the summed energy values and the index at the time when the correlation value calculation for each interval is completed.

도 2는 본 발명에 따른 초기 동기 획득 모드의 하드웨어 구조도이다. 각 상관 구간에 대한 상관 값 계산이 끝나면 비교기 블럭은 합산된 에너지 값 중에서 가장 큰 에너지 값과 그때의 인덱스를 계산하는데, 초기 동기획득 모드의 경우에는 다중 경로(multi-path)의 영향을 고려하기 위해 각 안테나의 상관 계산 결과 값을 덧셈기(21)를 이용하여 각각 더하여 비교기 블럭(22)에 입력한다. 비교기 블럭(22)에서는 입력된 값 중에서 탐색 구간 내의 가장 큰 상관값과 인덱스를 찾게 된다. 탐색 구간 내의 상관값 계산이 끝나고 최대값과 그때의 인덱스를 찾게 되면 프로세서로 인터럽트 신호를 발생하여 값을 읽어 가도록 한다.2 is a hardware structural diagram of an initial synchronization acquisition mode according to the present invention. After calculating the correlation value for each correlation interval, the comparator block calculates the largest energy value and the index at that time. In the case of the initial synchronous acquisition mode, in order to consider the effect of multi-path, The correlation calculation result of each antenna is added to each of the comparator blocks 22 by using the adder 21. The comparator block 22 finds the largest correlation value and index in the search interval among the input values. After calculating the correlation value within the search interval and finding the maximum value and the index at that time, the processor generates an interrupt signal to read the value.

도 3은 본 발명에 따른 탐색 모드 및 검증 모드의 하드웨어 구성도이다.3 is a hardware configuration diagram of a search mode and a verify mode according to the present invention.

다중 경로(multi-path) 탐색 모드(search mode)의 경우, 각 탐색 구간마다 계산된 상관값(31)은 인터럽트 신호 발생 후 비교기 블럭(32)의 출력인 각 온-타임 상관기 및 래이트-타임 상관기의 에너지 값과 인덱스(온-타임 상관기#n 에너지, 온-타임 상관기#n 인덱스, 래이트-타임 상관기#n 에너지, 래이트-타임 상관기#n 인덱스)를 프로세서가 읽어가도록 한다. 검증 모드(verification mode)의 경우는 탐색 모드(search mode)에서 찾은 16개(안테나당 8개)의 값을 16개의 상관기(안테나당 온-타임 :4, 래이트-타임 :4) 에 할당하여 옵셋 정보를 최종적으로 검증하기 위한 모드이므로 탐색구간이 1이 되며, 이때 계산된 상관 값은 다중 경로 탐색 모드의 경우와 마찬가지로 프로세서로 인터럽트 신호를 발생하여 값을 읽어 가도록 한다.In the multi-path search mode, the correlation value 31 calculated for each search interval is determined by each on-time correlator and rate-time output of the comparator block 32 after the interrupt signal is generated. Allows the processor to read the correlator's energy values and indices (on-time correlator #n energy, on-time correlator #n index, rate-time correlator #n energy, and rate-time correlator #n index). In the verification mode, 16 values (8 per antenna) found in the search mode are assigned to 16 correlators (4 on-time per antenna and 4 for late-time). The search interval is 1 because it is a mode for finally verifying the offset information, and the calculated correlation value generates an interrupt signal to the processor to read the value as in the case of the multipath search mode.

상술한 바와 같이, 본 발명에 따르면 다수의 상관기가 동시에 상관 값을 계산하므로 동기 획득 시간을 감소시킬 수 있고 마이크로 프로세서의 선택에 따라 세 가지의 동기 획득 모드로 동작하므로써 동기 획득 과정에서의 에러 확률을 줄일 수 있으며 시스템의 유연성을 높여 전체 시스템의 성능을 향상시킬 수 있는 탁월한 효과가 있다.As described above, according to the present invention, since a plurality of correlators calculate a correlation value at the same time, the synchronization acquisition time can be reduced, and the error probability in the synchronization acquisition process can be reduced by operating in three synchronization acquisition modes according to the selection of the microprocessor. There is an excellent effect that can reduce and increase the system's flexibility to improve the performance of the whole system.

Claims (4)

프로세서로부터 스타트 명령을 받아 스타트 신호를 발생시키며 프로세서로부터 할당받은 어드레스와 데이터로부터 적분 길이, 탐색 구간 등의 신호를 생성하는 프로세서 인터페이스 블럭과,A processor interface block receiving a start command from the processor to generate a start signal and generating a signal such as an integral length and a search interval from an address and data allocated from the processor; 의사잡음 쇼트 코드를 발생하여 지연시킨 후 의상 잡음 클럭신호에 따라 온-타임 의사잡음 코드 및 이보다 1/2칩 뒤진 래이트-타임 의사잡음 코드를 발생함으로써 상관기 블럭에서 1/2칩 단위의 상관 값을 계산하도록 하는 의사잡음 코드 발생 블럭과,After generating and delaying the pseudo-noise short code, an on-time pseudo-noise code and a half-time pseudo-time pseudo-noise code are generated according to the costume noise clock signal, thereby generating a half-chip correlation value in the correlator block. A pseudo-noise code generation block for calculating 상기 의사잡음 코드 발생 블럭의 의사잡음 코드 및 데이터를 이용하여 각 상관 구간의 상관 값을 계산하는 온-타임 상관기 블럭 및 래이트-타임 상관기 블럭과,An on-time correlator block and a rate-time correlator block for calculating a correlation value of each correlation section using the pseudo noise code and data of the pseudo noise code generation block; 상기 온-타임 상관기 블럭, 래이트-타임 상관기 블럭에서 수신된 데이터와 자체 발생된 의사잡음 코드를 곱하기 위한 클럭, QPSK 복조를 고려한 크로스-암 덧셈을 위한 클럭 및 상관 값을 추적하기 위한 클럭 등을 제어하고 의사잡음 코드 발생 블럭에서 첫 상관 구간에 대한 계산이 끝난 후 한 칩씩 코드를 지연시켜 상관 값 구간을 이동하기 위한 의사잡음 코드 발생의 클럭을 제어하는 신호를 발생하는 제어 블럭과,A clock for multiplying data received from the on-time correlator block, a late-time correlator block with a pseudo-noise code generated, a clock for cross-arm addition considering QPSK demodulation, a clock for tracking correlation values, and the like. A control block for controlling and generating a signal for controlling a clock of pseudo noise code generation for moving the correlation value section by delaying the code one chip after the calculation of the first correlation section in the pseudo noise code generation block; 상기 각 상관 구간에 대한 상관 값의 동상 신호 채널 및 직교 신호 채널의 합산된 상관 값을 입력받아 합산된 에너지값 중에서 가장 큰 에너지 값과 그때의 인덱스를 계산하는 비교기 블럭을 포함하여 구성되는 것을 특징으로 하는 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조.And a comparator block configured to receive the summed correlation values of the in-phase signal channel and the orthogonal signal channel of the correlation value for each correlation section and calculate the largest energy value and the index at the time. Architecture of parallel search hardware for code synchronization. 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 있어서, 상기 병렬 탐색 하드웨어가 초기 동기 획득 모드로 동작할 경우에는 각 상관 구간에 대한 상관 값의 계산이 끝나면 각 안테나의 상관 계산 결과 값을 각각 더하는 덧셈기와,In the structure of the parallel search method hardware for code synchronization acquisition, when the parallel search hardware operates in the initial synchronization acquisition mode, an adder for adding the correlation calculation result of each antenna after the calculation of the correlation value for each correlation section is completed. Wow, 상기 덧셈기의 결과를 입력으로 하여 탐색 구간 내의 가장 큰 상관 값과 인덱스를 탐색하고 최대 값과 그때의 인덱스의 탐색이 완료되면 프로세서로 인터럽트 신호를 발생하여 값을 읽어 가도록 하는 비교기 블럭을 포함하여 구성되는 것을 특징으로 하는 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조.And a comparator block for searching the largest correlation value and index in the search period by inputting the result of the adder and generating an interrupt signal to the processor when the search for the maximum value and the index is completed. A structure of parallel search hardware for code synchronization acquisition. 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 있어서, 상기 병렬 탐색 하드웨어가 탐색 모드로 동작할 경우에는 각 탐색 구간마다 계산된 상관 값을 인터럽트 신호 발생 후 각 온-타임 상관기 및 래이트-타임 상관기의 에너지 값과 인덱스를 프로세서가 읽어가도록 하는 비교기 블럭을 포함하여 구성되는 것을 특징으로 하는 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조.In the structure of the parallel search method hardware for code synchronization acquisition, when the parallel search hardware operates in the search mode, the correlation value calculated for each search period is used for each on-time correlator and the late-time correlator after the interrupt signal is generated. And a comparator block for allowing a processor to read an energy value and an index of the hardware. 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조에 있어서, 상기 병렬 탐색 하드웨어가 검증 모드로 동작할 경우에는, 상기 병렬 탐색 방식 하드웨어가 탐색 모드로 동작하여 얻은 16개의 값을 16개의 상관기에 할당하여 옵셋 정보를 최종적으로 검증하고 이를 통해 계산된 상관 값을 인터럽트 신호를 발생하여 프로세서가 읽어 가도록 하는 비교기 블럭을 포함하여 구성되는 것을 특징으로 하는 코드 동기 획득을 위한 병렬 탐색 방식 하드웨어의 구조.In the structure of the parallel search hardware for code synchronization acquisition, when the parallel search hardware operates in the verify mode, the 16 values obtained by operating the parallel search hardware in the search mode are allocated to 16 correlators and offset. And a comparator block for finally verifying the information and generating the interrupt signal and reading the correlation value through the comparator block.
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