KR100246469B1

KR100246469B1 - 고성능 멀티포트 지원 엘알유(lru) 메모리

Info

Publication number: KR100246469B1
Application number: KR1019970029665A
Authority: KR
Inventors: 강회식
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 2000-03-15
Also published as: KR19990005468A

Abstract

본 발명은 슈퍼스칼라 기법을 채택하고 캐시 메모리, TLB 및 BTB의 사용이 필수적이며 4웨이 세트 조합으로 구현되는 고성능 마이크로 프로세서에서 각 블록들의 운용에 필요한 멀티포트 지원 LRU 메모리를 구현한 것으로, 캐시 태그 블록으로부터 웨이 히트 정보를 제공받아 LRU 히스토리를 자체적으로 기록하고, LRU 히스토리를 분석하여 캐시 메모리가 4웨이에 기록할 때, 의사 LRU 교체 정책에 의한 기록 웨이를 자체적으로 제공하며, 이러한 기능들을 안정적으로 지원하기 위한 클럭로직을 포함하도록 하여, 슈퍼스칼라 마이크로 프로세에서의 캐시 메모리, TLB 블록, BTB 블록들의 제어 블록에 부담을 줄이고 인터페이스를 단순화시킴으로써, LRU 갱신과정을 빠르게 동작시켜 슈퍼스칼라 마이크로 프로세서의 성능을 향상시킬 수 있다.

Description

고성능 멀티포트 지원 엘알유(LRU) 메모리

본 발명은 슈퍼스칼라 마이크로 프로세서에서 사용되는 4웨이 세트 조합 멀티포트 지원 캐시 메모리의 교체(Replacement)(또는 갱신(Update))를 위한 캐시 메모리 억세스의 히스토리(History)를 저장하는 메모리에 관한 것으로, 더욱 상세하게는 의사 LRU(Least Recently Used) 교체 정책을 사용하는 캐시 메모리에 적용 가능하고, 엔트리 억세스 히스토리 수정(modify) 기능을 자체적으로 가지고 있으며, 또한 기록(write) 방식 디코딩 기능을 가지고 있어 고성능 슈퍼스칼라 마이크로 프로세서의 캐시 메모리, TLB(Translation Lookaside Buffer), BTB(Branch Targat Buffer) 등의 LRU 메모리에 사용하기에 적합한 고성능 멀티포트 지원 LRU 메모리에 관한 것이다.

잘 알려진 바와같이, 슈퍼스칼라 구조의 마이크로 프로세서는 매 싸이클마다 2개 이상의 명령어를 수행하는 데, 이를 위해 캐시 메모리, TLB, BTB 등은 2포트 이상을 지원해야 하며, 4웨이 조합으로 구현되는 것이 일반적이다.

이때, 4웨이 세트 조합의 구현을 위해 필요한 LRU 메모리가 2포트 이상을 지원하기 위해 고려해야 할 점은 동시에 억세스되는 엔트리의 결과를 모두 반영하여 엔트리 억세스 기록(LRU 데이터)을 변경해야 하는 점이다.

일예로서, 2포트를 지원하는 메모리 구조의 메모리 억세스 결과를 살펴보면, 두 포트 모두 캐시 미스(miss)인 경우, 첫 번째 포트는 미스이고 두 번째 포트가 히트(hit)인 경우, 첫 번째 포트는 히트이고 두 번째 포트가 미스인 경우, 두 포트 모두 히트인 경우로 구분된다. 이러한 4가지 경우에 해당되는 캐시 메모리 억세스 정보를 구분하여 엔트리 억세스 히스토리(LRU 데이터)에 반영해야 하는 데, LRU 메모리를 억세스하고 웨이_히트의 정보를 반영해 LRU 데이터를 수정하여 LRU 메모리에 다시 기록하는 작업을 매 싸이클마다 수행해야 하며, 기존의 방식에서는 이러한 기능을 캐시 제어 블록에서 수행한다.

이 경우, LRU 데이터 경로는 LRU 메모리에서 판독되어 캐시 제어 블록으로 전달되고, 캐시 제어 블록에서 수정(반영)된 후 다시 LRU 메모리로 전달되어 기록되는 데, 이는 캐시 메모리 억세스의 임계경로(critical path)가 될 수 있다.

도 1은 8엔트리 4웨이 세트 조합 2포트 지원 엘알유 메모리를 종래의 방식으로 구현한 예를 도시한 것으로, 어드레스 블록(102)과 LRU SRAM 블록(104)을 포함한다.

도 1을 참조하면, 어드레스 블록(102)에서는 8엔트리를 위한 3 비트 인덱스 어드레스를 클럭에 동기하여 래치하고, LRU 판독 신호가 인에이블될 때 디코딩 결과를 판독 시간 신호에 동기하여 워드[7:0]를 만들어 LRU SRAM 블록(104)에 전달하며, LRU 기록 신호가 인에이블되면 디코딩 결과를 기록 시간 신호에 동기하여 워드[7:0]로 만들어 LRU SRAM 블록(104)에 전달하게 된다.

따라서, LRU SRAM 블록(104)에서는 LRU 판독 신호가 인에이블인 경우 상기한 어드레스 블록(102)으로부터 워드[7:0]를 입력받은 다음 그중에서 인에이블된 엔트리만을 읽어서 판독 데이터 3 비트를 도시 생략된 제어 블록에 전달하고, 이와 반대로 LRU 기록 신호가 인에이블인 경우 어드레스 블록(102)으로부터 제공된 워드[7:0]중 인에이블인 엔트리에 기록 데이터 3 비트를 기록한다.

상기한 바와같이, 종래 방식에서는 LRU 메모리를 간단히 구현할 수는 있으나, 이를 운용하는 제어 블록에서는 판독 시간, 기록 시간, 기록 데이터 등과 같은 신호와 데이터를 정확하게 제어해야만 하는 어려움이 있으며, 기록 데이터를 전달받아 웨이_히트 정보를 반영시킨 기록 데이터(LRU 갱신 데이터)를 만드는 과정을 빠르게 진행해야 하는 부담을 가지며, 또한 LRU 메모리에서 판독된 판독 데이터를 제어 블록이 전달받아 기록 데이터로 만들어 다시 LRU 메모리에 전달하여 다시 기록하는 과정이 매 싸이클마다 연속되므로 이러한 과정으로 인해 고성능을 실현할 수 없다는 문제가 있다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, LRU 데이터 경로, 히트_웨이 디코딩 경로 및 기록_웨이 디코딩 경로를 분리하는 방식을 자체적으로 지원하고, 자체 수정 제어와 다음 기록_웨이 디코딩을 지원할 수 있는 고성능 멀티포트 지원 LRU 메모리를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 멀티포트 억세스 4웨이 세트 조합을 지원하고, 의사 교체 정책을 지원하는 멀티포트 지원 LRU 메모리에 있어서, 외부로부터 제공되는 LRU 판독 신호 및 LRU 기록 신호와 외부 클럭에 의거하여 멀티포트 지원 LRU 메모리에서 필요로하는 다수의 각종 제어신호 및 제어 클럭을 발생하는 자체 시간 발생 블록; 상기 외부 클럭에 의거하여 각 포트별로 엔트리 억세스 인덱스 어드레스 정보를 래치하고, 상기 자체 시간 발생 블록에서 제공되는 판독 시간 신호, 기록 시간 신호에 의거하여 각 포트별로 상기 래치된 엔트리 억세스 인덱스 어드레스 정보를 판독 워드, 기록 워드로 디코딩하며, 각 포트별로 인덱스를 비교하여 동일한 것이 있을 때 대표 포트의 기록 워드만 인에이블시키고, 나머지 포트의 기록 워드는 디스에이블시키는 어드레스 디코더 블록; 상기 각 포트별로 지원하는 엔트리수 만큼의 워드와 의사 LRU 교체 정책을 지원하기 위한 n 비트로 구현되며, 상기 각 포트중 지원하는 포트의 판독 워드중 인에이블된 워드의 데이터를 판독하여 내보내고, 상기 각 포트중 지원하는 포트의 기록 워드중 인에이블된 워드의 데이터를 해당 셀에 기록하는 LRU SRAM 블록; 외부로부터 상기 각 포트별로 웨이 히트 정보를 제공받으며, 상기 자체 시간 발생 블록에서 제공되는 LRU 수정 시간 신호에 의거하여, 상기 어드레스 디코더 블록에서 제공되는 비교 히트 신호의 비교 히트가 디스에이블이면 상기 각 포트의 웨이 히트를 상기 의사 LRU 교체 정책에 따라 분석하여 상기 각 포트중 해당 포트에서 필요로 하는 수정 제어신호를 생성하고, 상기 비교 히트 신호의 비교 히트가 인에이블이면 상기 각 포트중 비교에 관련된 포틔의 웨이 히트 정보가 순차적으로 반영되는 수정 제어신호를 생성하며 이 생성된 반영 수정 제어신호를 대표 포트의 수정 제어신호로서 제공하는 웨이 히트 디코더 블록; 상기 자체 시간 발생 블록으로 부터 제공되는 판독 래치 시간 신호, 판독 프리차지 시간 신호에 의거하여, 상기 판독 프리차지 시간 신호가 인에이블이면 상기 각 포트의 판독 포트 라인을 프리차지시키며, 상기 각 포트별로 상기 LRU SRAM 블록으로부터 판독 데이터를 제공받아 상기 판독 래치 시간 신호에 동기하여 대표되는 포트는 두곳에 저장하고 다른 포트들은 한 곳에 저장하며, 상기 대표 포트의 저장 장소중 한 곳의 데이터를 이용하여 감지 데이터 및 LRU 데이터를 생성하고, 상기 웨이 히트 디코더 블록으로부터 각 포트별로 전달받은 상기 수정 제어신호에 의거하여 상기 저장된 데이터를 기록 데이터로 변경하여 상기 LRU SRAM 블록으로 제공하는 데이터 감지/수정 블록; 및 상기 데이터 감지/수정 블록으로 부터 제공되는 상기 감지 데이터에 대해 상기 의사 LRU 교체 정책에 의한 엔트리 히스토리를 분석하여 해당 엔트리의 기록 웨이를 결정하며, 상기 자체 시간 발생 블록으로부터 제공되는 래치 시간 신호에 의거하여, 상기 결정된 기록 웨이를 저장하고 출력하는 기록 웨이 디코더 블록으로 이루어진 고성능 멀티포트 지원 LRU 메모리를 제공한다.

도 1은 8엔트리 4웨이 세트 조합 2포트 지원 엘알유 메모리를 종래의 방식으로 구현한 예를 도시한 도면,

도 2는 본 발명의 바람직한 실시예에 따른 고성능 멀티포트 지원 LRU 메모리의 블록구성도,

도 3은 도 2에 도시된 어드레스 디코더 블록의 상세 논리회로도,

도 4는 도 2에 도시된 LRU SRAM 블록의 메모리 셀의 구현예를 도시한 논리회로도,

도 5는 도 2에 도시된 자체 시간 발생 블록의 상세 논리회로도,

도 6는 도 5에 도시된 자체 시간 발생 블록에서의 신호 타이밍도,

도 7은 도 2에 도시된 웨이 히트 디코더 블록의 상세 논리회로도,

도 8는 도 2에 도시된 데이터 감지/수정 블록의 상세 논리회로도,

도 9는 도 2에 도시된 기록 웨이 디코더 블록의 상세 논리회로도.

* 도면의 주요부분에 대한 부호의 설명

202 : 어드레스 디코더 블록 204 : LRU SRAM 블록

206 : 자체 시간 발생 블록 208 : 웨이 히트 디코더 블록

210 : 데이터 감지/수정 블록 212 : 기록 웨이 디코더 블록

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야의 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 바람직한 실시예로 부터 보다 명확하게 될 것이다.

이하, 본 발명의 바람직한 실시예에 대하여 첨부된 도면을 참조하여 상세히 설명한다.

먼저, 본 발명에서의 기술적인 특징은 기존에는 제어 블록에서 구현되던 기능들을 LRU 메모리에서 자체적으로 지원한다는 것으로, 메모리 구조 자체가 다소 복잡해지는 점은 있지만 데이터 경로와 제어 경로의 단순화로 인해 본 발명에서 목적으로 하는 고성능을 실현할 수 있다.

또한, 본 발명에서는 LRU 메모리를 판독하여 판독된 데이터를 웨이_히트 정보에 의해 수정하고, 이 수정된 LRU 데이터를 LRU 메모리에 기록하는 LRU 메모리 억세스의 임계 경로를 LRU 메모리 판독/수정 데이터 경로와, LRU 수정/기록 경로로 분리하여 LRU 판독 동작과 웨이_히트 디코딩 동작을 병행하여 처리하도록 하였으며, LRU 기록 비트(history bits)를 디코딩하여 기록할 수 있는 웨이를 결정해 주는 일련의 과정인 기록_웨이 디코딩 경로를 분리하여 병행하게 수행하도록 구현함으로써 고성능을 실현할 수 있다.

도 2는 본 발명의 바람직한 실시예에 따른 고성능 멀티포트 지원 LRU 메모리의 블록구성도로써, 2포트 지원 8엔트리 4웨이 세트 조합으로 된 LRU 메모리의 구현예를 도시한 것이다.

도 2에 도시된 바와같이, 본 발명의 LRU 메모리는 어드레스 디코더 블록(202), LRU SRAM 블록(204), 자체 시간 발생 블록(206), 기록 웨이 디코더 블록(208), 데이터 감지 블록(210) 및 웨이 히트 디코더 블록(212)을 포함한다.

도 2를 참조하면, 어드레스 디코더 블록(202)에서는 본 실시예가 8엔트리를 지원하므로 A 포트와 B 포트 모두 3 비트 인덱스 어드레스를 입력받아 외부로 부터의 클럭에 동기하여 래치한 다음 디코딩하며, 또한 후술하는 자체 시간 발생 블록(206)으로부터 제공되는 판독시간 신호에 응답하여 판독 워드 8 비트씩을 후술하는 LRU SRAM 블록(204)에 전달하고, 자체 시간 발생 블록(206)으로부터 제공되는 기록시간 신호에 응답하여 기록 워드 8 비트씩을 만들어 LRU SRAM 블록(204)에 전달한다.

또한, 어드레스 디코더 블록(202)에서는 A 포트와 B 포트가 같은 엔트리를 억세스할 때 수정된 LRU 데이터는 한 번만 기록되어야 하므로 A 포트 인덱스와 B 포트 인덱스를 비교하여 같은 경우 비교 히트 신호를 인에이블시켜 후술하는 웨이 히트 디코더 블록(212)에 전달한 다음, B 기록 워드는 디스에이블 시키고 A 기록 워드는 인에이블 시킨다.

이와같이 본 발명의 LRU 메모리에 채용되는 어드레스 디코더 블록(202)은, 일예로서 도 3에 도시된 바와같이 다수의 논리소자를 이용하여 구성할 수 있다.

즉, 본 발명의 바람직한 실시예에 따라 일예로서 채용되는 어드레스 디코더 블록(202)은 3개의 래치(LH1, LH2, LH3)로 된 제 1 래치 블록(2021), 3개의 래치(LH4, LH5, LH6)로 된 제 2 래치 블록(2023), 제 1 군의 판독/기록 워드 생성 블록(2025), 제 2 군의 판독 워드 생성 블록(2027) 및 비교기(2029)를 포함한다.

도 3을 참조하면, 제 1 래치 블록(2021)의 각 래치(LH31, LH32, LH33)들은 클럭 및 인버터(I31)를 통해 반전된 클럭에 각각 동기되어 클럭이 하이인 동안 A 포트를 통해 입력되는 3 비트의 인덱스 어드레스를 래치한 다음 다음단의 제 1 군의 판독/기록 워드 생성 블록(2025)으로 전달하고, 또한 제 2 래치 블록(2023)은 각 래치(LH34, LH35, LH36)들은 클럭 및 인버터(I31)를 통해 반전된 클럭에 각각 동기되어 클럭이 하이인 동안 B 포트를 통해 입력되는 3 비트의 인덱스 어드레스를 래치한 다음 다음단의 제 2 군의 판독/기록 워드 생성 블록(2027)으로 전달한다.

다음에, 제 1 군의 판독/기록 워드 생성 블록(2025)은, 세 개의 래치(LH31, LH32, LH33)의 각 출력과 각 인버터(I32, I33, I34)를 통해 이들 래치의 각 출력을 반전시킨 세 개의 각 반전출력을 각각의 3 입력으로 하는 8개의 낸드 게이트로 된 제 1 낸드 게이트 그룹과, 이 제 1 낸드 게이트 그룹내 각 낸드 게이트의 출력을 각각의 일측 입력으로 하고 도 1의 자체 시간 발생 블록(206)에서 제공되는 판독 시간 신호를 인버터(I38)를 통해 반전시킨 반전된 판독 시간 신호를 각각의 타측 입력으로 하는 8개의 노아 게이트로 구성되어 A 판독 워드[7:0]를 발생하는 제 1 노아 게이트 그룹과, 제 1 낸드 게이트 그룹내 각 낸드 게이트의 출력을 각각의 일측 입력으로 하고 도 1의 자체 시간 발생 블록(206)에서 제공되는 기록 시간 신호를 인버터(I39)를 통해 반전시킨 반전된 기록 시간 신호를 각각의 타측 입력으로 하는 8개의 노아 게이트로 구성되어 A 기록 워드[7:0]를 발생하는 제 2 노아 게이트 그룹으로 구성된다.

또한, 제 2 군의 판독/기록 워드 생성 블록(2027)은, 세 개의 래치(LH34, LH35, LH36)의 각 출력과 각 인버터(I35, I36, I37)를 통해 이들 래치의 각 출력을 반전시킨 세 개의 각 반전출력을 각각의 3 입력으로 하는 8개의 낸드 게이트로 된 제 2 낸드 게이트 그룹과, 이 제 2 낸드 게이트 그룹내 각 낸드 게이트의 출력을 각각의 일측 입력으로 하고 도 1의 자체 시간 발생 블록(206)에서 제공되는 판독 시간 신호를 인버터(I38)를 통해 반전시킨 반전된 판독 시간 신호를 각각의 타측 입력으로 하는 8개의 노아 게이트로 구성되어 B 판독 워드[7:0]를 발생하는 제 3 노아 게이트 그룹과, 제 2 낸드 게이트 그룹내 각 낸드 게이트의 출력을 각각의 일측 입력으로 하고 도 1의 자체 시간 발생 블록(206)에서 제공되는 기록 시간 신호를 인버터(I39)를 통해 반전시킨 반전된 기록 시간 신호를 각각의 타측 입력으로 하며 비교기(2029)의 출력을 각각의 또다른 타측 입력으로 하는 8개의 노아 게이트로 구성되어 B 기록 워드[7:0]를 발생하는 제 4 노아 게이트 그룹으로 구성된다.

그리고, 비교기(2029)는 제 1 래치 블록(2021)내 각 래치(LH31, LH32, LH33)의 출력과 제 2 래치 블록(2023)내 각 래치(LH34, LH35, LH36)의 출력을 입력으로 하여 인덱스가 동일한지를 비교하며, 그 비교결과에 상응하여 비교 히트 신호를 발생하여 후술하는 웨이 히트 디코더 블록(208)으로 제공한다. A 포트와 B 포트가 같은 엔트리를 억세스할 때, 수정된 LRU 데이터는 한 번만 기록해야 하므로 A 포트 인덱스와 B 포트 인덱스를 비교하여 같은 경우 비교 히트 신호를 인에이블시킴으로써, B 기록 워드는 디스에이블시키고 A 기록 워드는 인에이블시킨다.

다시 도 2를 참조하면, LRU SRAM 블록(204)은 2 포트(A,B 포트) 억세스 듀얼 포트(판독, 기록 포트) 지원 8*3 SRAM 셀 어레이 블록으로, LRU 히스토리 비트를 엔트리별로 저장한다. 여기에서 듀얼 포트를 지원하는 이유는 판독과 기록을 분리하여 기록 시간과 판독 포트 프리차지 시간을 병행하게 처리하기 위한 것으로, LRU 판독 데이터 경로와 수정/기록 데이터 경로의 분리를 가능하게 한다.

본 발명의 LRU SRAM 블록의 구성하는 각 셀은, 일예로서 도 4에 도시된 바와같이, 6개의 트랜지스터(TR41-TR46)와 두 개의 인버터(I41,42)로 된 이중화 구조로 구성되어, A,B 포트의 억세스를 동시에 지원하고, 판독동작과 기록동작이 분리되는 듀얼 포트(판독 데이터 포트와 기록 데이터 포트)를 구현함으로써, 판독동작후의 기록 시간에 판독 데이터 포트를 프리차지시켜 고성능을 실현한다.

즉, 각 SRAM 셀은 게이트가 A 기록 워드 라인에 연결되고 소오스가 A 기록 데이터 라인에 연결된 트랜지스터(TR41), 이 트랜지스터(TR41)의 드레인에 입력이 연결된 인버터(I41), 게이트가 이 인버터(I41)의 출력에 연결되고 소오스가 접지에 연결된 트랜지스터(TR42), 게이트가 A 판독 워드 라인에 연결되고 소오스가 트랜지스터(TR42)의 드레인에 연결되며 드레인이 A 판독 데이터 라인에 연결된 트랜지스터(TR43), 게이트가 B 기록 워드 라인에 연결되고 소오스가 B 기록 데이터 라인에 연결된 트랜지스터(TR44), 이 트랜지스터(TR44)의 드레인에 출력이 연결된 인버터(I42), 게이트가 이 인버터(I42)의 입력에 연결되고 소오스가 접지에 연결된 트랜지스터(TR45), 게이트가 B 판독 워드 라인에 연결되고 소오스가 트랜지스터(TR45)의 드레인에 연결되며 드레인이 B 판독 데이터 라인에 연결된 트랜지스터(TR46)로 구성되는 데, 이때 트랜지스터(TR41)의 드레인 및 인버터(I41)의 입력간과 트랜지스터(TR44)의 드레인과 인버터(I42)의 출력간은 서로 공통으로 연결되고, 또한 인버터(I41)의 출력 및 트랜지스터(TR42)의 게이트간과 인버터(I42)의 입력 및 트랜지스터(TR45)의 게이트간은 서로 공통으로 연결된다.

다시 도 2를 참조하면, 자체 시간 발생 블록(206)은, 본 발명에서 얻고자하는 고속동작을 실현하기 위하여 복잡하고 정확성이 요구되는 제어 클럭과 제어신호를 자체적으로 발생하는 블록인 것으로, 도시 생략된 외부 제어 블록에서 제공되는 클럭, LRU 판독 신호 및 LRU 기록 신호에 의거하여, 판독 시간 신호 및 기록 시간 신호를 발생하여 전술한 어드레스 디코더 블록(202)으로 제공하고, 래치 시간 신호를 발생하여 후술하는 기록 웨이 디코더 블록(208)에 제공하며, 판독 래치 시간 신호 및 판독 프리차지 시간 신호를 발생하여 데이터 감지/수정 블록(210)에 제공하며, LRU 수정 시간 신호를 발생하여 웨이 히트 디코더 블록(212)에 제공한다.

이와같이 자체 시간 발생 블록(206)에서 생성되는 각종 신호에 대한 타이밍이 도 6에 상세하게 도시되어 있는 데, 동도면을 참조하면, 판독 시간(액티브 하이)과 판독 프리차지 시간(액티브 로우)의 액티브 구간이 중복되지 않고, 판독 프리차지 시간(액티브 로우)과 판독 래치 시간(액티브 하이)의 액티브 구간이 중복되지 않으며, LRU 수정 시간(액티브 하이)이 인에이블된 후에 기록 시간(액티브 하이)이 인에이블되며, 판독 래치 시간(액티브 하이)과 웨이 디코더 래치 시간(액티브 하이)이 중복되지 않음을 알 수 있다. 따라서, 이와같은 인터벌 클럭 사이의 타이밍 관계는 본 발명에서 얻고자하는 고성능 멀티 포트 LRU 메모리를 구현하는 데 매우 중요한 기능을 한다.

이때, 자체 시간 발생 블록(206)에서 생성되는 신호들중 판독 시간 신호는 3 비트 인덱스 어드레스를 디코딩하여 8개의 디코딩된 라인이 유효할 때 인에이블되고 판독 워드가 충분히 수행되어 판독 데이터가 유효해지면 디스에이블되는 신호이고, 기록 시간 신호는 데이터 감지/수정 블록(210)에서 기록 데이터가 유효하면 인에이블되고 기록 워드가 충분히 수행되어 LRU SRAM 블록의 SRAM 셀이 갱신되면 디스에이블되는 신호이며, LRU 수정 시간 신호는 기록 데이터가 데이터 감지/수정 블록(210)에 래치되고 웨이 히트 정보가 웨이 히트 디코더 블록(212)에서 LRU 데이터 수정에 필요한 정보를 얻었을 때 인에이블되고 데이터 감지/수정 블록(210)에서 웨이 히트 디코딩 결과가 LRU 데이터에 충분히 반영되었을 때 디스에이블되는 신호이다.

또한, 자체 시간 발생 블록(206)에서 생성되는 신호들중 판독 프라차지 시간 신호는 판독 워드 신호가 디스에이블되면 인에이블되고 판독 워드가 인에이블되기 전에 디스에이블되는 신호이고, 판독 래치 시간 신호는 판독 워드가 인에이블되어 판독 데이터가 감지되고 유효해지면 래치하는 데 필요한 신호이며, 래치 시간 신호는 기록 웨이 디코더 블록(208)에서 디코딩된 기록 웨이 데이터를 래치하는 데 사용되는 신호이다.

상기한 바와같이 고속실행에 필요한 각종 신호를 생성하는 자체 시간 발생 블록은, 입력클럭의 주파수 변화에 영향을 받지 않도록, 일예로서 도 5에 도시된 바와같은, 2위상 넌오우버랩 클럭 드라이버를 이용하여 구성할 수 있다. 여기에서, 판독 프리차지 시간 신호는 액티브 로우이고, 기타 다른 신호는 액티브 하이이다.

즉, 도 5를 참조하면, 자체 시간 발생 블록(206)에서 생성되는 판독 프리차지 시간 신호는, 클럭을 입력하는 인버터(I51), 일측 입력이 인버터(I51)의 출력에 일측 입력이 연결되고 타측 입력이 인버터(I55)의 출력에 연결된 낸드 게이트(NAND51), 낸드 게이트(NAND51)의 출력에 직렬연결된 두 개의 인버터(I52,I53)로 구성된 논리회로 그룹을 통해 생성된다.

또한, 자체 시간 발생 블록(206)에서 생성되는 판독 시간 신호는, 일측 입력이 클럭에 연결되고 타측 입력이 인버터(I61)의 출력에 연결된 낸드 게이트(NAND52), 이 낸드 게이트(NAND52)의 출력에 직렬연결된 두 개의 인버터(I54,I55), 일측 입력이 인버터(I55)의 출력이 연결되고 타측 입력이 외부 제어 블록으로 부터 제공되는 LRU 판독 신호에 연결된 노아 게이트(NOR51)로 구성된 논리회로 그룹을 통해 생성되며, 판독 래치 시간 신호는, 상기한 노아 게이트(NOR51)의 출력에 직렬연결된 두 개의 인버터(I56,I57)로 구성된 논리회로 그룹을 통해 생성된다.

한편, 자체 시간 발생 블록(206)에서 생성되는 LRU 수정 시간 신호는, 입력이 클럭에 연결된 인버터(I58), 일측 입력이 상기한 인버터(I55)의 출력에 연결되고 타측 입력이 인버터(I58)의 출력에 연결된 낸드 게이트(NAND53), 이 낸드 게이트(NAND53)의 출력에 직렬연결된 세 개의 인버터(I59, I60, I61)로 구성된 논리회로 그룹을 통해 생성된다.

다음에, 자체 시간 발생 블록(206)에서 생성되는 래치 시간 신호는, 일측 입력이 인버터(I61)의 출력에 연결되고 타측 입력이 인버터(I58)의 출력에 연결된 낸드 게이트(NAND54) 및 일측 입력이 외부 제어 블록으로부터 제공되는 LRU 판독 신호에 연결되고 타측 입력이 상기한 낸드 게이트(NAND54)의 출력에 연결된 노아 게이트(NOR52)로 구성된 논리회로 그룹을 통해 생성되고, 또한 기록 시간 신호는 일측 입력이 상기한 낸드 게이트(NAND54)의 출력에 연결되고 타측 입력이 외부 제어 블록으로부터 제공되는 LRU 판독 신호에 연결된 노아 게이트(NOR53)를 통해 생성된다.

다시 도 2를 참조하면, 웨이 히트 디코더 블록(208)에서는 외부 캐시의 태그 블록으로 부터 A,B 포트 모두 4 비트씩의 웨이 히트 신호를 전달받아 의사 LRU 교체 정책에 의해 수정할 비트의 정보를 얻고, 상술한 자체 시간 발생 블록(206)에서 제공되는 LRU 수정 시간 신호에 의거하여 A,B 포트 모두 6 비트씩 수정 제어 신호를 생성하여 데이터 감지/수정 블록(210)으로 제공하며, 전술한 어드레스 디코더 블록(202)으로부터 제공되는 비교 히트 신호가 인에이블이면 A 포트와 B 포트의 웨이 히트 정보를 순차적으로 적용한 수정 제어신호를 생성하여 A 포트의 수정 제어신호에 반영시켜 준다.

이때, 수정 제어신호는 포트당 6 비트로 LRU 데이터 각 비트별로 2개의 신호, 즉 세트 인에이블과 리세트 인에이블 신호이며, 이것은 웨이 히트를 디코딩하여 변경하고자 하는 LRU 비트를 세트(논리“0”에서 논리“1”로 변경이 필요한 경우)시키거나 리세트(논리“1”에서 논리“0”으로 변경이 필요한 경우)시키는 방법을 사용하여 LRU 데이터의 수정을 보다 빠르게 수행함으로써 본 발명에서 얻고자하는 고성능 동작을 가능하게 해 주며, 이러한 기능을 지원하기 위해 후술하는 데이터 감지/수정 블록(210)내의 판독 데이터 래치회로에서는 세트, 리세트 기능을 지원한다.

도 7은 상기한 바와같은 기능을 갖는 본 발명에 따른 웨이 히트 디코더 블록의 세부적인 논리회로도를 나타낸다.

도 7을 참조하면, 웨이 히트 디코더 블록(208)은, 4개의 낸드 게이트로 구성되며 각 낸드 게이트가 외부의 캐시 태그 블록으로 부터 제공되는 A 포트 웨이 히트[3:0]의 각 비트를 각각의 일측 입력으로 하고 도 1의 어드레스 디코더 블록(202)에서 제공되는 비교 히트를 인버터(I71)를 통해 반전시킨 반전 비교 히트 신호를 각각의 타측 입력으로 하는 제 1 낸드 게이트군(NAND71), 이 제 1 낸드 게이트군(NAND71)내 각 낸드 게이트의 각 출력에 각각 연결된 4개의 인버터로 된 제 1 인버터군(I72), 4개의 노아 게이트로 구성되며 각 노아 게이트가 A 포트 웨이 히트[3:0]의 각 비트를 각각의 일측 입력으로 하고 B 포트 웨이 히트[3:0]의 각 비트를 각각의 타측 입력으로 하는 제 1 노아 게이트군(NOR71), 제 1 노아 게이트군(NOR71)내 각 노아 게이트의 각 출력에 각각 연결된 4개의 인버터로 된 제 2 인버터군(I73), 4개의 노아 게이트로 구성되며 각 노아 게이트가 A 포트 웨이 히트[3:0]의 각 비트를 각각의 일측 입력으로 하고 제 2 인버터군(I73)내 각 인버터의 출력을 타측 입력으로 하는 제 2 노아 게이트군(NOR72), 4개의 노아 게이트로 구성되며 노아 게이트 각각은 일측 입력이 상기 인버터(I71)의 출력에 공통으로 연결되고 타측 입력이 상기 제 2 노아 게이트군(NOR72)내 각 노아 게이트의 출력에 각각 연결된 제 3 노아 게이트군(NOR73), 4개의 3입력 낸드 게이트로 구성되며 상기한 제 1 인버터군(I72)내 각 인버터의 각 출력과 상기한 제 3 노아 게이트군(NOR73)내 각 노아 게이트의 각 출력을 각 낸드 게이트의 일측 및 타측 입력으로 하고 도 1의 자체 시간 발생 블록(206)에서 제공되는 LRU 수정 시간 신호를 각 낸드 게이트의 또다른 타측의 공통 입력으로 하는 제 2 낸드 게이트군(NAND72), 이 제 2 낸드 게이트군(NAND72)내 두 낸드 게이트의 각 출력을 일측 및 타측 입력으로 하는 하나의 낸드 게이트와 제 2 낸드 게이트군(NAND72)내 다른 두 낸드 게이트의 각 출력을 일측 및 타측 입력으로 하는 다른 하나의 낸드 게이트로 구성되어 A 포트 6 비트 신호중 A0 의 클리어 신호 및 세트 신호를 발생하는 제 3 낸드 게이트군(NAND73), 제 2 낸드 게이트군(NAND72)내 각 낸드 게이트의 각 출력에 각각 연결되는 4개의 인버터로 구성되어 수정 제어신호의 A 포트 6 비트 신호중 A1 및 A2 의 두 클리어 신호 및 A1 및 A2 의 두 세트 신호를 각각 발생하는 제 3 인버터군(I74)을 포함한다.

또한, 웨이 히트 디코더 블록(208)은, 4개의 낸드 게이트로 구성되며 각 낸드 게이트가 외부의 캐시 태그 블록으로 부터 제공되는 B 포트 웨이 히트[3:0]의 각 비트를 각각의 일측 입력으로 하고 도 1의 자체 시간 발생 블록(206)에서 제공되는 LRU 수정 시간 신호를 각각의 타측 입력으로 하는 제 4 낸드 게이트군(NAND74), 이 제 4 낸드 게이트군(NAND74)내 두 낸드 게이트의 각 출력을 일측 및 타측 입력으로 하는 하나의 낸드 게이트와 제 4 낸드 게이트군(NAND74)내 다른 두 낸드 게이트의 각 출력을 일측 및 타측 입력으로 하는 다른 하나의 낸드 게이트로 구성되어 B 포트 6 비트 신호중 B0 의 클리어 신호 및 세트 신호를 발생하는 제 5 낸드 게이트군(NAND75) 및 제 4 낸드 게이트군(NAND74)내 각 낸드 게이트의 각 출력에 각각 연결되는 4개의 인버터로 구성되어 수정 제어신호의 B 포트 6 비트 신호중 B1 및 B2 의 두 클리어 신호 및 B1 및 B2 의 두 세트 신호를 각각 발생하는 제 4 인버터군(I75)을 포함한다.

다시 도 2를 참조하면, 데이터 감지/수정 블록(210)은 전술한 LRU SRAM 블록(204)과 A,B 포트 모두 각 3 비트씩의 판독 데이터 라인 및 기록 데이터 라인으로 연결되는 데, 상술한 자체 시간 발생 블록(206)으로 부터 제공되는 판독 프리차지 시간 신호에 의거하여 판독 데이터 라인을 프리차지 시키고, 판독 데이터를 감지하여 판독 래치 시간에 동기시켜 A 포트는 두 곳에, B 포트는 한 곳에 저장하며, A 포트의 저장 데이터를 감지 데이터로 만들어 기록 웨이 디코더 블록(212)으로 전달하고, 또한 LRU 데이터로 만들어 도시 생략된 외부 제어 블록으로 전달한다.

또한, 데이터 감지/수정 블록(210)은 웨이 히트 디코더 블록(208)으로부터 LRU 수정에 필요한 포트당 6 비트씩의 수정 제어신호를 제공받아 A 포트의 다른 래치 데이터와 B 포트의 래치 데이터를 변경시키고, 이 변경된 수정 LRU 데이터를 기록 데이터로서 지원하는 기능을 수행한다.

도 8은 상기한 데이터 감지/수정 블록(210)의 A 포트와 B 포트의 3 비트중 일예로서 한 비트씩만을 구현한 것으로, 전술한 도 2의 LRU SRAM 블록(204)으로 부터 판독 데이터 라인이 연결되어 있으며, 이 판독 데이터 라인은 판독 프리차지 시간(액티브 로우) 신호에 의해 하이로 프리차지되고, 판독 워드가 인에이블되면 해당 워드의 데이터를 감지하게 된다. 이때, 판독 데이터를 감지하는 두 인버터(I81,I83)는 필요에 따라 기존의 감지 증폭기로 대체할 수 있다.

도 8을 참조하면, 데이터 감지/수정 블록(210)은, 도 2의 자체 시간 발생 블록(206)에서 제공되는 판독 프리차지 시간 신호가 각 게이트에 연결된 두 개의 P 형 트랜지스터(TR81, TR82), A 판독 데이터 라인에 직렬연결된 두 개의 인버터(I81, I82), B 판독 데이터 라인에 직렬연결된 두 개의 인버터(I83, I84) 및 판독 래치 시간 신호에 연결된 인버터(I85)를 포함한다. 여기에서, P 형 트랜지스터(TR81)의 소오스는 P 형 트랜지스터(TR82)의 드레인에 연결되고 드레인은 A 판독 데이터 라인에 연결되며, P 형 트랜지스터(TR82)이 소오스는 B 판독 데이터 라인에 연결된다.

또한, 데이터 감지/수정 블록(210)은, 판독 데이터가 감지될 때 판독 래치 시간 신호에 의해 데이터를 저장하는 세 개의 래치(LH81, LH82, LH83)를 포함하는 데, 래치(LH81)는 A 포트인 경우에만 데이터를 저장하고 이 래치된 데이터를 감지 데이터 및 LRU 데이터로 만들어 출력하고, 래치(LH82)는 A 포트일 때 데이터를 저장하고 A 세트신호 또는 A 클리어신호가 인에이블될 때 래치된 데이터를 새트시키거나 클리어시켜 기록 데이터를 생성하며, 래치(LH83)는 B 포트일 때 데이터를 저장하고 B 세트신호 또는 B 클리어신호가 인에이블될 때 래치된 데이터를 새트시키거나 클리어시켜 기록 데이터를 생성한다.

여기에서, 두 개의 래치(LH82, LH83)는 실질적으로 동일한 구성을 갖는 데, 일예로서 래치(LH82)는 판독 래치 시간 신호 및 인버터(I85)의 출력에 각 게이트가 각각 연결되고 각 소오스가 공통으로 인버터(I82)의 출력에 연결되며 각 드레인이 공통으로 연결된 두 개의 트랜지스터(TR85, TR86), 두 트랜지스터(TR85, TR86)의 공통출력에 입력이 연결된 인버터(I86), 입력이 인버터(I86)의 출력에 연결되고 출력이 두 트랜지스터(TR85, TR86)의 공통출력에 연결된 인버터(I87) 및 입력이 인버터(I86)의 출력에 연결되고 출력이 A 판독 데이터 라인에 연결된 인버터(I88), 게이트가 A 클리어 신호에 연결되고 소오스가 접지에 연결되며 드레인이 두 트랜지스터(TR85, TR86)의 공통출력에 연결된 트랜지스터(TR87), 게이트가 A 세트 신호에 연결되고 소오스가 접지에 연결되며 드레인이 인버터(I86)의 출력과 인버터(I88)의 입력 사이에 연결된 트랜지스터(TR88)로 구성된다.

따라서, 데이터 감지/수정 블록(210)에서는 판독 데이터가 감지될 때 판독 래치 시간 신호에 의거하여 각 래치(LH81, LH82, LH83)에 데이터를 저장, 즉 A 포트일 경우 래치(LH81) 및 래치(LH82)에 데이터를 저장하고, B 포트일 경우 래치(LH83)에만 데이터를 저장하며, 이와같이 데이터가 저장된 상태에서 웨이 히트 디코더 블록(208)에서 제공되는 세트신호 또는 클리어신호가 인에이블될 때 해당 래치(LH82 및 LH83)에 래치된 데이터를 세트시키거나 클리어시켜 기록 데이터를 LRU SRAM 블록(204)에 전달한다.

다시 도 2를 참조하면, 기록 웨이 디코더 블록(212)에서는 데이터 감지/수정 블록(210)로 부터 감지된 3 비트 데이터를 제공받아 의사 LRU 교체 정책에 의해 가장 오래전에 사용된 웨이를 판별하며, 상술한 자체 시간 발생 블록(206)에서 제공되는 래치 시간 신호에 따라 판별결과를 래치하여 기록 웨이 신호를 생성한다. 이러한 기록 웨이 디코더 블록(212)의 일예가 도 9에 도시되어 있다.

도 9를 참조하면, 본 발명에 채용되는 기록 웨이 디코더 블록(212)은 감지된 3 비트 데이터를 각 입력으로 하는 세 개의 인버터(I91, I92, I93), 대응하는 각 인버터(I91, I92, I93)의 출력에 각각 연결된 세 개의 인버터(I94, I95, I96), 일측 입력이 인버터(I94)의 출력에 연결되고 타측 입력이 인버터(I95)의 출력에 연결된 낸드 게이트(NAND91), 일측 입력이 인버터(I91)의 출력에 연결되고 타측 입력이 인버터(I95)의 출력에 연결된 낸드 게이트(NAND92), 일측 입력이 인버터(I92)의 출력에 연결되고 타측 입력이 인버터(I96)의 출력에 연결된 낸드 게이트(NAND93), 일측 입력이 인버터(I92)의 출력에 연결되고 타측 입력이 인버터(I93)의 출력에 연결된 낸드 게이트(NAND94), 네 개의 낸드 게이트의 각 출력을 각각의 일측 입력으로 하고 도 2의 자체 시간 발생 블록(206)에서 제공되는 래치 시간 신호 및 인버터(I97)를 통해 반전된 래치 시간 신호를 각각의 두 다른 입력으로 하여 기록 웨이[3:0]를 발생하는 네 개의 래치(LH91, LH92, LH93, LH94)로 구성된다.

따라서, 기록 웨이 디코더 블록(212)에서는 판독된 LRU 3 비트를 디코딩하여, LRU[1:0]가 논리“11”이면 웨이_0 이 가장 오래전에 사용되었음을 알 수 있으므로 논리“0001”의 기록 웨이[3:0]를 생성하고, LRU[1:0]가 논리“01”이면 웨이_1 이 가장 오래전에 사용되었음을 알 수 있으므로 논리“0010”의 기록 웨이[3:0]를 생성하며, 마찬가지로 LRU{[2][0]}가 논리“10”이면 논리“0100”의 기록 웨이[3:0]를 생성하고, LRU{[2][0]}가 논리“00”이면 논리“1000”의 기록 웨이[3:0]를 생성한다.

이것은 본 발명에 따른 자체 갱신 LRU 메모리가 LRU[0]를 그룹 비트로 사용하며, 웨이 히트가 로우 그룹(웨이_0 이나 웨이_1 이 히트인 경우)이면 논리“0”으로, 하이 그룹(웨이_2 나 웨이_3 이 히트인 경우)이면 논리“1”로 갱신하고, LRU[1]는 로우 그룹 비트로 웨이 히트의 웨이_0 이 히트이면 논리“0”으로, 웨이_1 이 히트이면 논리“1”로 갱신하며, LRU[2]는 하이 그룹 비트로 웨이 히트의 웨이_2 가 히트인 경우 논리“0”으로, 웨이_3 이 히트인 경우 논리“1”로 갱신하여 의사 LRU 기록(history)을 저장하는 방식을 사용하기 때문이다.

한편, 본 발명에서는 의사 LRU 교체 정책의 LRU[2:0]의 기능을 필요에 따라 다르게(그룹 비트, 로그룹 비트, 하이그룹 비트를 서로 변경하여 사용하는 경우) 구현할 수 있는 데, 이 경우 기록 웨이 디코더 블록과 웨이 히트 디코더 블록을 변경된 LRU 비트의 기능에 맞게 변경함으로써 고성능의 멀티포트 지원 LRU 메모리를 구현할 수 있다.

또한, 본 발명의 바람직한 실시예에서는 억세스 엔트리가 같은 경우 A 포트에 수정 LRU 데이터를 기록하여 구현하였는 데, 어드레스 디코더에서 B 기록 워드를 인에이블시키고, 웨이 히트 디코어 블록에서 A,B 포트의 웨이 히트 정보를 B 포트의 수정 제어신호에 구현하여 B 포트에 의해 LRU 데이터가 갱신되도록 구현할 수 있다.

더욱이, 본 발명의 바람직한 실시예에서는 억세스 엔트리가 같은 경우 B 포트가 먼저 억세스되고 A 포트가 나중에 억세스되는 방법으로 수정 제어신호를 구현하였는 데, 두 포트의 억세스 순서를 바꾸더라도 웨이 히트 디코더 블록의 간단한 수정을 통해 고성능의 멀티포트 지원 LRU 메모리를 구현할 수 있다.

한편, 본 발명의 바람직한 실시예에서는 8엔트리를 지원하는 LRU 메모리를 일예로 설명하였으나, 본 발명이 반드시 이에 국한되는 것은 아니며 16엔트리, 32엔트리, 64엔트리, - - - 등의 LRU 메모리에도 적용 가능하며, 이 경우 어드레스 디코더 블록과 LRU SRAM 블록이 확장된 고성능 멀티포트 지원 LRU 메모리를 구현할 수 있다.

이상 설명한 바와같이 본 발명에 따르면, 슈퍼스칼라 기법을 채택하고 캐시 메모리, TLB 및 BTB의 사용이 필수적이며 4웨이 세트 조합으로 구현되는 고성능 마이크로 프로세서에서 각 블록들의 운용에 필요한 멀티포트 지원 LRU 메모리를 구현한 것으로, 캐시 태그 블록으로부터 웨이 히트 정보를 제공받아 LRU 히스토리를 자체적으로 기록하고, LRU 히스토리를 분석하여 캐시 메모리가 4웨이에 기록할 때, 의사 LRU 교체 정책에 의한 기록 웨이를 자체적으로 제공하며, 이러한 기능들을 안정적으로 지원하기 위한 클럭로직을 포함하도록 하여, 슈퍼스칼라 마이크로 프로세에서의 캐시 메모리, TLB 블록, BTB 블록들의 제어 블록에 부담을 줄이고 인터페이스를 단순화시킴으로써, LRU 갱신과정을 빠르게 동작시켜 슈퍼스칼라 마이크로 프로세서의 성능을 향상시킬 수 있다.

Claims

멀티포트 억세스 4웨이 세트 조합을 지원하고, 의사 교체 정책을 지원하는 멀티포트 지원 LRU 메모리에 있어서,

외부로부터 제공되는 LRU 판독 신호 및 LRU 기록 신호와 외부 클럭에 의거하여 멀티포트 지원 LRU 메모리에서 필요로하는 다수의 각종 제어신호 및 제어 클럭을 발생하는 자체 시간 발생 블록;

상기 외부 클럭에 의거하여 각 포트별로 엔트리 억세스 인덱스 어드레스 정보를 래치하고, 상기 자체 시간 발생 블록에서 제공되는 판독 시간 신호, 기록 시간 신호에 의거하여 각 포트별로 상기 래치된 엔트리 억세스 인덱스 어드레스 정보를 판독 워드, 기록 워드로 디코딩하며, 각 포트별로 인덱스를 비교하여 동일한 것이 있을 때 대표 포트의 기록 워드만 인에이블시키고, 나머지 포트의 기록 워드는 디스에이블시키는 어드레스 디코더 블록;

상기 각 포트별로 지원하는 엔트리수 만큼의 워드와 의사 LRU 교체 정책을 지원하기 위한 n 비트로 구현되며, 상기 각 포트중 지원하는 포트의 판독 워드중 인에이블된 워드의 데이터를 판독하여 내보내고, 상기 각 포트중 지원하는 포트의 기록 워드중 인에이블된 워드의 데이터를 해당 셀에 기록하는 LRU SRAM 블록;

외부로부터 상기 각 포트별로 웨이 히트 정보를 제공받으며, 상기 자체 시간 발생 블록에서 제공되는 LRU 수정 시간 신호에 의거하여, 상기 어드레스 디코더 블록에서 제공되는 비교 히트 신호의 비교 히트가 디스에이블이면 상기 각 포트의 웨이 히트를 상기 의사 LRU 교체 정책에 따라 분석하여 상기 각 포트중 해당 포트에서 필요로 하는 수정 제어신호를 생성하고, 상기 비교 히트 신호의 비교 히트가 인에이블이면 상기 각 포트중 비교에 관련된 포트의 웨이 히트 정보가 순차적으로 반영되는 수정 제어신호를 생성하며 이 생성된 반영 수정 제어신호를 대표 포트의 수정 제어신호로서 제공하는 웨이 히트 디코더 블록;

상기 자체 시간 발생 블록으로 부터 제공되는 판독 래치 시간 신호, 판독 프리차지 시간 신호에 의거하여, 상기 판독 프리차지 시간 신호가 인에이블이면 상기 각 포트의 판독 포트 라인을 프리차지시키며, 상기 각 포트별로 상기 LRU SRAM 블록으로부터 판독 데이터를 제공받아 상기 판독 래치 시간 신호에 동기하여 대표되는 포트는 두곳에 저장하고 다른 포트들은 한 곳에 저장하며, 상기 대표 포트의 저장 장소중 한 곳의 데이터를 이용하여 감지 데이터 및 LRU 데이터를 생성하고, 상기 웨이 히트 디코더 블록으로부터 각 포트별로 전달받은 상기 수정 제어신호에 의거하여 상기 저장된 데이터를 기록 데이터로 변경하여 상기 LRU SRAM 블록으로 제공하는 데이터 감지/수정 블록; 및

상기 데이터 감지/수정 블록으로 부터 제공되는 상기 감지 데이터에 대해 상기 의사 LRU 교체 정책에 의한 엔트리 히스토리를 분석하여 해당 엔트리의 기록 웨이를 결정하며, 상기 자체 시간 발생 블록으로부터 제공되는 래치 시간 신호에 의거하여, 상기 결정된 기록 웨이를 저장하고 출력하는 기록 웨이 디코더 블록으로 이루어진 고성능 멀티포트 지원 LRU 메모리.
제 1 항에 있어서,

상기 자체 시간 발생 블록은,

상기 LRU 판독 신호가 인에이블이면 상기 판독 프리차지 시간이 디스에이블인 동안에 생성되는 상기 판독 시간 신호, 판독 데이터가 유효해질 때 인에이블되고 상기 판독 프리차지 시간 신호가 인에이블되기 전에 디스에이블되는 상기 판독 래치 시간 신호, 상기 판독 래치 시간 신호가 디스에이블되면 인에이블되고 상기 판독 래치시간 신호가 인에이블되기 전에 디스에이블되는 상기 LRU 수정 시간 신호, LRU 기록 시간 신호가 인에이블이고 상기 LRU 수정 시간 신호가 인에이블되어 LRU 데이터가 변경되면 인에이블되며 상기 판독 래치 시간 신호가 인에이블되기 전에 디스에이블되는 상기 기록 시간 신호, 상기 LRU 판독 신호가 인에이블이고 상기 판독 래치 시간 신호가 디스에이블되면 인에이블되며 상기 판독 래치 시간 신호가 인에이블되기 전에 디스에이블되는 상기 래치 시간 신호, 상기 외부 클럭에 의해 동작하여 상기 판독 시간 신호가 디스에이블이면 인에이블되고 상기 판독 시간 신호가 인에이블되기 전에 디스에이블되는 상기 판독 프리차지 시간 신호를 발생하는 것을 특징으로 하는 고성능 멀티포트 지원 LRU 메모리.
제 1 항 또는 제 2 항에 있어서,

상기 자체 시간 발생 블록은:

상기 외부클럭을 입력하는 인버터(I51), 일측 입력이 상기 인버터(I51)의 출력에 일측 입력이 연결되고 타측 입력이 인버터(I55)의 출력에 연결된 낸드 게이트(NAND51), 낸드 게이트(NAND51)의 출력에 직렬연결된 두 개의 인버터(I52,I53)로 구성되어 상기 프리차지 시간 신호를 생성하는 제 1 논리그룹;

일측 입력이 상기 외부클럭에 연결되고 타측 입력이 인버터(I61)의 출력에 연결된 낸드 게이트(NAND52), 이 낸드 게이트(NAND52)의 출력에 직렬연결된 두 개의 인버터(I54,I55), 일측 입력이 상기 인버터(I55)의 출력이 연결되고 타측 입력이 상기 LRU 판독 신호에 연결된 노아 게이트(NOR51)로 구성되어 상기 판독 시간 신호를 생성하는 제 2 논리그룹;

상기 노아 게이트(NOR51)의 출력에 직렬연결된 두 개의 인버터(I56,I57)로 구성되어 상기 판독 래치 시간 신호를 생성하는 제 3 논리그룹;

입력이 상기 외부클럭에 연결된 인버터(I58), 일측 입력이 상기 인버터(I55)의 출력에 연결되고 타측 입력이 상기 인버터(I58)의 출력에 연결된 낸드 게이트(NAND53), 이 낸드 게이트(NAND53)의 출력에 직렬연결된 세 개의 인버터(I59, I60, I61)로 구성되어 상기 LRU 수정 시간 신호를 생성하는 제 4 논리그룹;

일측 입력이 상기 인버터(I61)의 출력에 연결되고 타측 입력이 상기 인버터(I58)의 출력에 연결된 낸드 게이트(NAND54) 및 일측 입력이 상기 LRU 판독 신호에 연결되고 타측 입력이 상기 낸드 게이트(NAND54)의 출력에 연결된 노아 게이트(NOR52)로 구성되어 상기 래치 시간 신호를 생성하는 제 5 논리그룹; 및

일측 입력이 상기 낸드 게이트(NAND54)의 출력에 연결되고 타측 입력이 상기 LRU 판독 신호에 연결된 노아 게이트(NOR53)로 구성되어 상기 기록 시간 신호를 생성하는 제 6 논리그룹으로 구성된 것을 특징으로 하는 고성능 멀티포트 지원 LRU 메모리.
제 1 항에 있어서,

상기 어드레스 디코더 블록은, 상기 각 포트가 같은 엔트리를 억세스할 때, 한 포트의 인덱스와 다른 포트 인덱스를 비교하여 같으면 상기 비교 히트 신호를 인에이블시켜, 다른 포트의 기록 워드는 디스에이블시키고 한 포트의 기록 워드는 인에이블시키는 것을 특징으로 하는 고성능 멀티포트 지원 LRU 메모리.
제 1 항 또는 제 4 항에 있어서,

상기 어드레스 디코더 블록은:

상기 엔트리 억세스 인덱스 어드레스 정보 비트수에 상응하는 복수의 래치로 구성되어, 상기 외부클럭 및 반전된 외부클럭에 각각 동기되어 클럭이 하이인 동안 상기 각 포트중 한 포트를 통해 입력되는 n 비트의 인덱스 어드레스를 래치하는 제 1 래치 블록;

상기 엔트리 억세스 인덱스 어드레스 정보 비트수에 상응하는 복수의 래치로 구성되어, 상기 외부클럭 및 반전된 외부클럭에 각각 동기되어 클럭이 하이인 동안 상기 각 포트중 다른 포트를 통해 입력되는 n 비트의 인덱스 어드레스를 래치하는 제 2 래치 블록;

상기 제 1 래치 블록 및 제 2 래치 블록의 각 래치출력을 입력하여 비교함으로써, 각 포트가 동일 엔트리를 억세스할 때 각 포트의 인덱스가 같으면 상기 비교 히트 신호를 발생하는 비교기;

상기 제 1 래치 블록에서 제공되는 복수의 래치출력, 이 래치출력을 반전시킨 반전 래치 출력, 상기 자체 시간 발생 블록에서 제공되는 상기 판독 시간 신호 및 기록 시간 신호에 의거하여, 상기 각 포트중 한 포트에 대한 소정 비트의 상기 기록 워드 및 판독 워드를 생성하는 제 1 판독/기록 워드 생성 블록; 및

상기 제 2 래치 블록에서 제공되는 복수의 래치출력, 이 래치출력을 반전시킨 반전 래치 출력, 상기 자체 시간 발생 블록에서 제공되는 상기 판독 시간 신호 및 기록 시간 신호, 상기 비교기에서 제공되는 비교 히트 신호에 의거하여, 상기 각 포트중 다른 포트에 대한 소정 비트의 상기 기록 워드 및 판독 워드를 생성하는 제 2 판독/기록 워드 생성 블록으로 구성된 것을 특징으로 하는 고성능 멀티포트 지원 LRU 메모리.
제 5 항에 있어서,

상기 제 1 래치 블록 및 제 2 래치 블록은, 각각 세 개의 래치로 구성된 것을 특징으로 하는 고성능 멀티포트 지원 LRU 메모리.
제 5 항에 있어서,

제 1 판독/기록 워드 생성 블록은:

상기 제 1 래치 블록내 각 래치의 출력과 이 각 래치의 출력을 반전시킨 반전 래치 출력을 각각의 3 입력으로 하는 8개의 낸드 게이트로 된 제 1 낸드 게이트 그룹;

상기 제 1 낸드 게이트 그룹내 각 낸드 게이트의 출력을 각각의 일측 입력으로 하고 상기 자체 시간 발생 블록에서 제공되는 상기 판독 시간 신호를 반전시킨 반전된 판독 시간 신호를 각각의 타측 입력으로 하는 8개의 노아 게이트로 구성되어, 상기 각 포트중 한 포트의 판독 워드를 발생하는 제 1 노아 게이트 그룹; 및

상기 제 1 낸드 게이트 그룹내 각 낸드 게이트의 출력을 각각의 일측 입력으로 하고 상기 자체 시간 발생 블록에서 제공되는 기록 시간 신호를 반전시킨 반전된 기록 시간 신호를 각각의 타측 입력으로 하는 8개의 노아 게이트로 구성되어, 상기 각 포트중 한 포트의 기록 워드를 발생하는 제 2 노아 게이트 그룹으로 구성된 것을 특징으로 하는 고성능 멀티포트 지원 LRU 메모리.
제 5 항에 있어서,

제 2 판독/기록 워드 생성 블록은:

상기 제 2 래치 블록내 각 래치의 출력과 이 각 래치의 출력을 반전시킨 반전 래치 출력을 각각의 3 입력으로 하는 8개의 낸드 게이트로 된 제 2 낸드 게이트 그룹;

상기 제 2 낸드 게이트 그룹내 각 낸드 게이트의 출력을 각각의 일측 입력으로 하고 상기 자체 시간 발생 블록에서 제공되는 판독 시간 신호를 반전시킨 반전된 판독 시간 신호를 각각의 타측 입력으로 하는 8개의 노아 게이트로 구성되어, 상기 각 포트중 다른 포트의 판독 워드를 발생하는 제 3 노아 게이트 그룹; 및

상기 제 2 낸드 게이트 그룹내 각 낸드 게이트의 출력을 각각의 일측 입력으로 하고 상기 자체 시간 발생 블록에서 제공되는 기록 시간 신호를 반전시킨 반전된 기록 시간 신호를 각각의 타측 입력으로 하며 상기 비교기의 출력을 각각의 또다른 타측 입력으로 하는 8개의 3입력 노아 게이트로 구성되어, 상기 각 포트중 다른 포트의 기록 워드를 발생하는 제 4 노아 게이트 그룹으로 구성된 것을 특징으로 하는 고성능 멀티포트 지원 LRU 메모리.
제 1 항에 있어서,

상기 LRU SRAM 블록내의 각 SRAM 셀은:

게이트가 상기 한 포트의 기록 워드 라인에 연결되고 소오스가 한 기록 데이터 라인에 연결된 트랜지스터(TR41);

상기 트랜지스터(TR41)의 드레인에 입력이 연결된 인버터(I41);

게이트가 상기 인버터(I41)의 출력에 연결되고 소오스가 접지에 연결된 트랜지스터(TR42);

게이트가 상기 한 포트의 판독 워드 라인에 연결되고 소오스가 상기 트랜지스터(TR42)의 드레인에 연결되며 드레인이 상기 한 포트의 판독 데이터 라인에 연결된 트랜지스터(TR43);

게이트가 상기 다른 포트의 기록 워드 라인에 연결되고 소오스가 상기 다른 포트의 기록 데이터 라인에 연결된 트랜지스터(TR44);

상기 트랜지스터(TR44)의 드레인에 출력이 연결된 인버터(I42);

게이트가 상기 인버터(I42)의 입력에 연결되고 소오스가 접지에 연결된 트랜지스터(TR45); 및

게이트가 상기 다른 포트의 판독 워드 라인에 연결되고 소오스가 트랜지스터(TR45)의 드레인에 연결되며 드레인이 B 판독 데이터 라인에 연결된 트랜지스터(TR46)로 구성되며,

상기 트랜지스터(TR41)의 드레인 및 상기 인버터(I41)의 입력간과 상기 트랜지스터(TR44)의 드레인과 상기 인버터(I42)의 출력간은 서로 공통으로 연결되고, 상기 인버터(I41)의 출력 및 상기 트랜지스터(TR42)의 게이트간과 상기 인버터(I42)의 입력 및 상기 트랜지스터(TR45)의 게이트간이 서로 공통으로 연결된 고성능 멀티포트 지원 LRU 메모리.
제 1 항에 있어서,

상기 웨이 히트 디코더 블록은:

복수의 낸드 게이트로 구성되며 각 낸드 게이트가 외부의 캐시 태그 블록으로터 제공되는 한 포트 웨이 히트 신호의 각 비트를 각각의 일측 입력으로 하고 상기 어드레스 디코더 블록에서 제공되는 비교 히트 신호를 반전시킨 반전 비교 히트 신호를 각각의 타측 입력으로 하는 제 1 낸드 게이트군(NAND71);

상기 제 1 낸드 게이트군(NAND71)내 각 낸드 게이트의 각 출력에 각각 연결된 복수의 인버터로 된 제 1 인버터군(I72);

복수의 노아 게이트로 구성되며 각 노아 게이트가 상기 한 포트 웨이 히트 신호의 각 비트를 각각의 일측 입력으로 하고 다른 포트 웨이 히트 신호의 각 비트를 각각의 타측 입력으로 하는 제 1 노아 게이트군(NOR71);

상기 제 1 노아 게이트군(NOR71)내 각 노아 게이트의 각 출력에 각각 연결된 복수의 인버터로 된 제 2 인버터군(I73);

복수의 노아 게이트로 구성되며 각 노아 게이트가 상기 한 포트 웨이 히트 신호의 각 비트를 각각의 일측 입력으로 하고 상기 제 2 인버터군(I73)내 각 인버터의 출력을 각각의 타측 입력으로 하는 제 2 노아 게이트군(NOR72);

복수의 노아 게이트로 구성되며 노아 게이트 각각은 일측 입력이 상기 인버터(I71)의 출력에 공통으로 연결되고 타측 입력이 상기 상기 제 2 노아 게이트군(NOR72)내 각 노아 게이트의 출력에 각각 연결된 제 3 노아 게이트군(NOR73);

복수의 3입력 낸드 게이트로 구성되며 상기 제 1 인버터군(I72)내 각 인버터의 각 출력과 상기 제 3 노아 게이트군(NOR73)내 각 노아 게이트의 각 출력을 각 낸드 게이트의 일측 및 타측 입력으로 하고 상기 자체 시간 발생 블록에서 제공되는 상기 LRU 수정 시간 신호를 각 낸드 게이트의 또다른 타측의 공통 입력으로 하는 제 2 낸드 게이트군(NAND72);

상기 제 2 낸드 게이트군(NAND72)내 두 낸드 게이트의 각 출력을 일측 및 타측 입력으로 하는 하나의 낸드 게이트와, 상기 제 2 낸드 게이트군(NAND72)내 다른 두 낸드 게이트의 각 출력을 일측 및 타측 입력으로 하는 다른 하나의 낸드 게이트로 구성되어, 한 포트 6 비트 신호중 A0 의 클리어 신호 및 세트 신호를 발생하는 제 3 낸드 게이트군(NAND73);

상기 제 2 낸드 게이트군(NAND72)내 각 낸드 게이트의 각 출력에 각각 연결되는 복수의 인버터로 구성되어, 상기 수정 제어신호의 한 포트 6 비트 신호중 A1 및 A2 의 두 클리어 신호 및 A1 및 A2 의 두 세트 신호를 각각 발생하는 제 3 인버터군(I74);

복수의 낸드 게이트로 구성되며 각 낸드 게이트가 외부의 상기 캐시 태그 블록으로 부터 제공되는 다른 포트 웨이 히트 신호의 각 비트를 각각의 일측 입력으로 하고 상기 자체 시간 발생 블록에서 제공되는 상기 LRU 수정 시간 신호를 각각의 타측 입력으로 하는 제 4 낸드 게이트군(NAND74);

상기 제 4 낸드 게이트군(NAND74)내 두 낸드 게이트의 각 출력을 일측 및 타측 입력으로 하는 하나의 낸드 게이트와, 상기 제 4 낸드 게이트군(NAND74)내 다른 두 낸드 게이트의 각 출력을 일측 및 타측 입력으로 하는 다른 하나의 낸드 게이트로 구성되어, 다른 포트 6 비트 신호중 B0 의 클리어 신호 및 세트 신호를 발생하는 제 5 낸드 게이트군(NAND75); 및

상기 제 4 낸드 게이트군(NAND74)내 각 낸드 게이트의 각 출력에 각각 연결되는 복수의 인버터로 구성되어, 상기 수정 제어신호의 다른 포트 6 비트 신호중 B1 및 B2 의 두 클리어 신호 및 B1 및 B2 의 두 세트 신호를 각각 발생하는 제 4 인버터군(I75)으로 구성된 것을 특징으로 하는 고성능 멀티포트 지원 LRU 메모리.
제 1 항에 있어서,

상기 데이터 감지/수정 블록은:

게이트가 상기 자체 시간 발생 블록에서 제공되는 판독 프리차지 시간 신호에 연결되고 드레인이 한 포트의 판독 데이터 라인에 연결된 P 형 트랜지스터(TR81);

게이트가 상기 자체 시간 발생 블록에서 제공되는 판독 프리차지 시간 신호에 연결되고 드레인이 상기 P 형 트랜지스터(TR81)의 소오스에 연결되며 소오스가 다른 포트의 판독 데이터 라인에 연결된 P 형 트랜지스터(TR82);

상기 한 포트의 판독 데이터 라인에 직렬연결된 두 개의 인버터(I81, I82);

상기 다른 포트의 판독 데이터 라인에 직렬연결된 두 개의 인버터(I83, I84);

판독 데이터가 감지될 때 상기 자체 시간 발생 블록에서 제공되는 판독 래치 시간 신호에 의해 데이터를 저장하고, 이 저장된 데이터를 상기 감지 데이터 및 LRU 데이터로 변환하여 발생하는 제 1 래치;

상기 한 포트일 때 한 포트의 판독 데이터 라인을 통해 입력되는 데이터를 저장하고, 상기 웨이 히트 디코더 블록으로부터 제공되는 상기 한 포트의 세트 신호 또는 클리어 신호가 인에이블될 때 상기 저장된 데이터를 세트시키거나 클리어시켜 기록 데이터를 생성하는 제 2 래치; 및

상기 다른 포트일 때 다른 포트의 판독 데이터 라인을 통해 입력되는 데이터를 저장하고, 상기 웨이 히트 디코더 블록으로부터 제공되는 상기 다른 포트의 세트 신호 또는 클리어 신호가 인에이블될 때 상기 저장된 데이터를 세트시키거나 클리어시켜 기록 데이터를 생성하는 제 3 래치로 구성된 것을 특징으로 하는 고성능 멀티포트 지원 LRU 메모리.
제 10 항에 있어서,

상기 제 2 래치 및 제 3 래치 각각은:

상기 판독 래치 시간 신호 및 인버터(I85)의 출력에 각 게이트가 각각 연결되고 각 소오스가 공통으로 인버터(I82)의 출력에 연결되며 각 드레인이 공통으로 연결된 제 1 및 제 2 트랜지스터;

상기 제 1 및 제 2 트랜지스터의 공통출력에 입력이 연결된 제 1 인버터;

입력이 상기 제 1 인버터의 출력에 연결되고 출력이 상기 제 1 및 제 2 트랜지스터의 공통출력에 연결된 제 2 인버터;

입력이 제 1 인버터의 출력에 연결되고 출력이 상기 한 포트 또는 다른 포트의 판독 데이터 라인에 연결된 제 3 인버터;

게이트가 상기 한 포트 또는 다른 포트의 클리어 신호에 연결되고 소오스가 접지에 연결되며 드레인이 상기 제 1 및 제 2 트랜지스터의 공통출력에 연결된 제 3 트랜지스터; 및

게이트가 한 포트 또는 다른 포트의 세트 신호에 연결되고 소오스가 접지에 연결되며 드레인이 상기 제 1 인버터의 출력과 제 3 인버터(I88)의 입력 사이에 연결된 제 4 트랜지스터로 구성된 것을 특징으로 하는 고성능 멀티포트 지원 LRU 메모리.
제 1 항에 있어서,

상기 기록 웨이 디코더 블록은:

상기 LRU SRAM 블록에서 제공되는 감지된 n 비트 데이터의 각 비트를 각 입력으로 하는 세 개의 인버터(I91, I92, I93);

상기 각 인버터(I91, I92, I93)의 출력에 각각 연결된 세 개의 인버터(I94, I95, I96),

일측 입력이 상기 인버터(I94)의 출력에 연결되고 타측 입력이 상기 인버터(I95)의 출력에 연결된 낸드 게이트(NAND91);

일측 입력이 상기 인버터(I91)의 출력에 연결되고 타측 입력이 상기 인버터(I95)의 출력에 연결된 낸드 게이트(NAND92);

일측 입력이 인버터(I92)의 출력에 연결되고 타측 입력이 상기 인버터(I96)의 출력에 연결된 낸드 게이트(NAND93);

일측 입력이 상기 인버터(I92)의 출력에 연결되고 타측 입력이 상기 인버터(I93)의 출력에 연결된 낸드 게이트(NAND94); 및

상기 각 낸드 게이트의 출력을 각각의 일측 입력으로 하고 상기 자체 시간 발생 블록에서 제공되는 상기 래치 시간 신호 및 상기 인버터(I97)를 통해 반전된 래치 시간 신호를 각각의 두 다른 입력으로 하여 소정비트의 상기 기록 웨이를 발생하는 네 개의 래치(LH91, LH92, LH93, LH94)로 구성된 것을 특징으로 하는 고성능 멀티포트 지원 LRU 메모리.
제 1 항 또는 제 12 항에 있어서,

상기 기록 웨이 디코더 블록은, 가장 오래전에 사용된 웨이를 상기 기록 웨이로 결정하는 것을 특징으로 하는 고성능 멀티포트 지원 LRU 메모리.