JP3352947B2 - 高性能マルチポート支援ｌｒｕメモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明はスーパースカラーマ
イクロプロセッサー(superscalar microprocessor)に関
し、特にメモリ内容の交替(replacement) または変更(u
pdate)のためのメモリアクセスのヒストリーを貯蔵する
ＬＲＵ(Least Recently Used) メモリに関する。

【０００２】

【従来の技術】スーパースカラー構造のマイクロプロセ
ッサーは毎サイクルごとに２個以上の命令語を実行し、
このためにキャッシュメモリ、ＴＬＢ(Translation Loo
kasideBuffer)、ＢＴＢ(Branch Target Buffer)等は２
ポート以上を支援しなければならず、４ウェイセットア
ソシエイチブ(4way set associative)で具現されること
が一般的である。

【０００３】この時、４ウェイセットアソシエイチブの
具現のために必要なＬＲＵメモリが２ポート以上を支援
するために考慮するべき点は同時にアクセスされるエン
トリーの結果を全部反映してエントリーアクセスヒスト
リー（ＬＲＵデータ）を変更しなければならない点であ
る。

【０００４】一例として、２つのポートを支援するキャ
ッシュメモリのメモリアクセスの結果を考察してみる
と、二つのポートともにミス(miss)の場合、一番目のポ
ートはミスで二番目のポートがヒット(hit) の場合、一
番目のポートはヒットで二番目のポートがミスの場合、
二つのポートが皆ヒットの場合に区分される。

【０００５】このような４種類のケースに該当されるキ
ャッシュメモリアクセス情報を区分してエントリーアク
セスヒストリー（ＬＲＵデータ) に反映しなければなら
ず、ＬＲＵメモリをアクセスしウェイヒット(way hit)
の情報を反映しＬＲＵデータを修正してＬＲＵメモリに
再び記録する作業を毎サイクルごとに実行すべきで、従
来はこのような機能をキャッシュ制御ブロックで実行す
る。

【０００６】この場合、ＬＲＵデータ経路（パス）はＬ
ＲＵメモリで判読(read out)されてキャッシュ制御ブロ
ックに伝えられて、キャッシュ制御ブロックで修正(mod
ification)（または反映(reflection)) してから再びＬ
ＲＵメモリに伝えられて記録される。これはキャッシュ
メモリアクセスの臨界経路(critical path) ということ
ができる。

【０００７】図１は８エントリー４ウェイセットアソシ
エイチブ２ポート支援ＬＲＵメモリを従来の方式で具現
した例を図示したもので、アドレスデコーダーブロック
１０２とＬＲＵ ＳＲＡＭブロック１０４を含む。

【０００８】図１を参照すれば、アドレスデコーダーブ
ロック１０２は８エントリーのための３ビットインデッ
クスアドレスをクロックに同期してラッチしてデコーデ
ィングする。

【０００９】そして、ＬＲＵ判読信号(LRU READ SIGNA
L) がイネーブルされる時、判読時間信号(Read TIME SI
GNAL)に同期してデコーディング結果からワードライン
信号(WORD[7:0]) を作ってＬＲＵ ＳＲＡＭブロック１
０４に出力する。

【００１０】また、ＬＲＵ記録信号(LRU WRITE signal)
がイネーブルになれば記録時間信号(WRITE TIME signa
l) に同期してデコーディング結果からWORD[7:0] を作
ってＬＲＵ ＳＲＡＭブロック１０４に出力する。

【００１１】ＬＲＵ ＳＲＡＭブロック１０４はLRU RE
AD信号がイネーブルの場合上記アドレスデコーダーブロ
ック１０２から入力されたWORD[7:0] に応答してイネー
ブルエントリーだけを読んで貯蔵された３ビットの判読
データ(READ DATA) を制御ブロック（図示せず) に出力
して、これと反対にLRU WRITE 信号がイネーブルの場合
アドレスデコーダーブロック１０２から入力されたWORD
[7:0] に応答してイネーブルされたエントリーに外部か
ら入力された３ビットの記録データ(WRITE DATA)を貯蔵
する。

【００１２】上記のように従来の方式はＬＲＵメモリを
簡単に具現することはできるが、これを運用する制御ブ
ロックでREAD TIME ，WRITE TIME, WRITE DATAなどのよ
うな信号とデータを正確に制御しなければならないとい
う難しさがあり、READ DATAを伝達されてウェイヒット
(WAY HIT) 情報を反映させたWRITE DATA（ＬＲＵ更新デ
ータ) を作る過程を早く進行しなければならないという
負担があり、またＬＲＵメモリを判読して判読されたRE
AD DATA を制御ブロックで伝達されてWRITE DATAにして
再びＬＲＵメモリに伝達してから再び記録する過程が毎
サイクルごとに実行されるのでこのような過程により高
性能を実現できないという問題がある。

【００１３】

【発明が解決しようとする課題】本発明は、このような
従来の問題点を解決すべくなされたもので、ＬＲＵ変更
を早く実行して制御ブロックを簡単に具現することによ
ってスーパースカラーマイクロプロセッサーの性能を向
上させることができる高性能マルチポート支援ＬＲＵメ
モリを提供することにその目的がある。

【００１４】

【課題を解決するための手段】本発明は、上記の課題を
解決するために、擬似交替ポリシーを実行可能なＬＲＵ
メモリにおいて、インデックスアドレスをデコーディン
グしてクロック信号の第１位相に応答して判読ワードを
出力し、クロック信号の第２位相に応答して記録ワード
を出力するアドレスデコーディング手段と、複数のＬＲ
Ｕデータを貯蔵して上記判読ワードに応答するセルから
ＬＲＵデータを判読データとして出力し上記記録ワード
に応答するセルに記録データを記入するＬＲＵ貯蔵手段
と、ウェイヒットをデコーディングして上記クロック信
号の第２位相に応答して修正制御信号を出力するウェイ
ヒットデコーディング手段と、上記ＬＲＵ貯蔵手段から
の判読データをラッチして検知データとして出力し、上
記修正制御信号に応答して上記判読データを修正して上
記ＬＲＵ貯蔵手段に上記記録データを出力するデータ修
正手段と、擬似ＬＲＵ交替ポリシーにより上記検知デー
タを分析して記録ウェイを出力する記録ウェイデコーデ
ィング手段とを含む。

【００１５】

【発明の実施の形態】以下、本発明の望ましい実施例に
ついて添付された図面を参照して詳細に説明する。

【００１６】まず、本発明での技術的な特徴は既存には
制御ブロックで具現された機能をＬＲＵメモリで自主的
に支援するということで、メモリ構造自体が多少複雑に
なる点はあるけれどデータ経路と制御経路の単純化され
て本発明が目的とする高性能を実現できる。

【００１７】また、本発明ではＬＲＵメモリを判読して
判読されたデータをウェイヒット情報により修正(modif
ied)して、この修正されたＬＲＵデータをＬＲＵメモリ
に記録するＬＲＵメモリアクセスの臨界経路をＬＲＵメ
モリ判読／修正データ経路と、ＬＲＵ修正／記録経路に
分離してＬＲＵ判読動作とウェイヒットデコーディング
動作を並行して処理するようにし、ＬＲＵ記録ビット(h
istory bits)をデコーディングして記録できるアソシエ
イチブウェイを決定してくれる一連の過程の記録ウェイ
デコーディング経路を分離して併行に実行することによ
って高性能を実現できる。

【００１８】図２は本発明の望ましい実施例に係る高性
能マルチポート支援ＬＲＵメモリのブロック構成図で、
２ポート支援８エントリー４ウェイセットアソシエイチ
ブでなるＬＲＵメモリの具現例を図示したことである。

【００１９】図２に示すように、本発明のＬＲＵメモリ
はアドレスデコーダーブロック２０２、ＬＲＵ ＲＡＭ
ブロック２０４、セルフタイム発生ブロック２０６、記
録ウェイデコーダーブロック２１２、データ検知／修正
ブロック２１０及びウェイヒットデコーダーブロック２
０８を含む。

【００２０】図２を参照すれば、アドレスデコーダーブ
ロック２０２では本実施例が８エントリーを支援するの
でＡポートとＢポートが３ビットインデックスアドレス
を入力して外部からのクロック(clock) に同期してラッ
チしてからデコーディングし、また後述するセルフタイ
ム発生ブロック２０６から提供される判読時間信号(REA
D TIME signal)に応答して８ビットの判読ワード(READ
WORD) を後述するＬＲＵ ＳＲＡＭブロック２０４に伝
達して、セルフタイム発生ブロック２０６から提供され
る記録時間信号(WRITE TIME signal) に応答して８ビッ
トの記録ワード(WRITE WORD)を作ってＬＲＵ ＳＲＡＭ
ブロック２０４に伝達する。

【００２１】また、アドレスデコーダーブロック２０２
ではＡポートとＢポートが同じエントリーをアクセスす
る時修正されたＬＲＵデータは一回だけ記録されるべき
なのでＡポートインデックスとＢポートインデックスと
を比較して同じ場合比較ヒット信号(COMPARE HIT Signa
l)をイネーブルさせて後述するウェイヒットデコーダー
ブロック２０８に伝達した後、B WRITE WORDはディセー
ブルさせてA WRITE WORDはイネーブルさせる。

【００２２】このように本発明のＬＲＵメモリに採用さ
れるアドレスデコーダーブロック２０２は、一例として
図３に示すように多数の論理素子を利用して構成でき
る。

【００２３】すなわち、本発明の望ましい実施例によっ
て一例として採用されるアドレスデコーダーブロック２
０２は３ビットのＡポートインデックスアドレスを各々
入力してラッチする３個のラッチ（ＬＨ３１，ＬＨ３
２，ＬＨ３３）を含むラッチブロック２０２１、３ビッ
トのＢポートインデックスアドレスを各々入力してラッ
チする３個のラッチ（ＬＨ３４，ＬＨ３５，ＬＨ３６）
でなるラッチブロック２０２３と、READ TIME 及びWRIT
E TIME信号に応答して上記ラッチブロック２０２１から
インデックスアドレスを入力してデコーディングしてＡ
ポートに対する８ビットのWRITE WORD及びREAD WORD を
生成するＡポート判読／記録ワード生成ブロック２０２
５，READ TIME 及びWRITE TIME信号に応答して上記ラッ
チブロック２０２３からインデックスアドレスを入力し
てデコーディングしてＢポートに対する８ビットのWRIT
E WORD及びREAD WORD を生成するＢポート判読／記録ワ
ード生成ブロック２０２７及び上記ラッチブロック２０
２１, ２０２３から各々Ａポートのインデックスアドレ
ス及びＢポートのインデックスアドレスを入力して相互
比較してCOMPARE HIT 信号を出力する比較器２０２９を
含む。

【００２４】図３を参照すれば、ラッチブロック２０２
１の各ラッチ（ＬＨ３１，ＬＨ３２，ＬＨ３）はクロッ
ク信号及びインバータ（Ｉ３１）を通じ反転されたクロ
ック信号に各々同期されてクロックがハイの間Ａポート
を通じ入力される３ビットのインデックスアドレスをラ
ッチしてから次端のＡポート判読／記録ワード生成ブロ
ック２０２５に伝達して、またラッチブロック２０２３
の各ラッチ（ＬＨ３４，ＬＨ３５，ＬＨ３６）はクロッ
ク信号及びインバータ（Ｉ３１）を通じ反転されたクロ
ック信号に各々同期されてクロックがハイの間Ｂポート
を通じ入力される３ビットのインデックスアドレスをラ
ッチしてから次端のＢポート判読／記録ワード生成ブロ
ック２０２７に伝達する。

【００２５】次に、Ａポート判読／記録ワード生成ブロ
ック２０２５は、三個のラッチ（ＬＨ１，ＬＨ３２，Ｌ
Ｈ３３) からの各出力と各インバータ（Ｉ３２，Ｉ３
３，Ｉ３４）を通じこれらラッチの各出力を反転させた
三個の各反転出力をそれぞれの３入力とする８個のナン
ドゲートでなるナンドゲートグループと、各ナンドゲー
トの出力をそれぞれの一側の入力として図２のセルフタ
イム発生ブロック２０６から提供されるREAD TIME 信号
をインバータ（Ｉ３８）を通じ反転させた反転されたRE
AD TIME 号をそれぞれの他側の入力とする８個のノアゲ
ートで構成されてA READ WORD[7:0]を発生するノアゲー
トグループと、各ナンドゲートの出力をそれぞれの一側
の入力として図２のセルフタイム発生ブロック２０６か
ら提供されるWRITE TIME信号をインバータ（Ｉ３９）を
通じ反転させた反転されたWRITE TIME信号をそれぞれの
他側の入力とする８個のノアゲートで構成されてA WRIT
E WORD[7:0] 発生するノアゲートグループで構成され
る。

【００２６】また、Ｂポート判読／記録ワード生成ブロ
ック２０２７は、三個のラッチ（ＬＨ４，ＬＨ３５，Ｌ
Ｈ３６）からの各出力と各インバータ（Ｉ３５，Ｉ３
６，Ｉ３７）を通じこれらラッチの各出力を反転させた
三個の各反転出力をそれぞれの３入力とする８個のナン
ドゲートでなるナンドゲートグループと、各ナンドゲー
トの出力をそれぞれの一側の入力として図２のセルフタ
イム発生ブロック２０６から提供されるREAD TIME 信号
をインバータ（Ｉ３８）を通じ反転させた反転されたRE
AD TIME 号をそれぞれの他側の入力とする８個のノアゲ
ートで構成されてB READ WORD[7:0]を発生するノアゲー
トグループと、各ナンドゲートの出力をそれぞれの一側
の入力として図２のセルフタイム発生ブロック２０６か
ら提供されるWRITE TIME信号をインバータ（Ｉ３９）を
通じ反転させた反転されたWRITE TIME信号をそれぞれの
他側の入力とし比較器２０２９の出力をそれぞれの別の
他側の入力とする８個のノアゲートで構成されてB WRIT
E WORD[7:0] を発生するノアゲートグループで構成され
る。

【００２７】そして、比較器２０２９はラッチブロック
２０２１内の各ラッチ（ＬＨ３１，ＬＨ２，ＬＨ３３）
の出力とラッチブロック２０２３内の各ラッチ（ＬＨ３
４，ＬＨ３５，ＬＨ３６）の出力を入力としてインデッ
クスが同一であるかを比較して、その比較結果に応答し
てCOMPARE HIT 信号を発生して後述するウェイヒットデ
コーダーブロック２０８に提供する。

【００２８】ＡポートとＢポートが同じエントリーをア
クセスする時、修正されたＬＲＵデータは一回だけ記録
しなければならないのでＡポートインデックスアドレス
とＢートインデックスアドレスを比較して同じ場合COMP
ARE HIT 信号をイネーブルさせることによりB WRITE WO
RDはディセーブルさせてA WRITE WORDはイネーブルさせ
る。

【００２９】上記図２を参照すれば、ＬＲＵ ＳＲＡＭ
ブロック２０４は２ポート(A,Bポート) クセスデュアル
ポート（判読、記録ポート）支援８＊３ ＳＲＡＭセル
アレイブロックにＬＲＵヒストリービットをエントリー
別に貯蔵する。ここでデュアルポートを支援する理由は
判読と記録を分離して記録時間と判読ポートプリチャー
ジ期限を同時に処理するためでＬＲＵ判読データ経路と
修正／記録データ経路の分離を可能にする。

【００３０】本発明のＬＲＵ ＳＲＡＭブロックを構成
する各セルは、一例として図４に示すように６個のトラ
ンジスター（ＴＲ４１−ＴＲ４６）と２個のインバータ
（Ｉ４１, ４２）でなる二重化構造で構成されて、Ａ，
Ｂポートのアクセスを同時に支援して、判読動作と記録
動作が分離されるデュアルポート（判読データポートと
記録データポート）を具現することによって、判読動作
後の記録時間に判読データポートをプリチャージさせ高
性能を実現する。すなわち、各ＳＲＡＭセルはゲートが
A WRITE WORDラインに連結されソースにA WRITE DATAラ
インが連結されたトランジスター（ＴＲ４１）と、上記
トランジスター（ＴＲ４１）のドレーンに入力が連結さ
れたインバータ（Ｉ４１）と、ゲートがインバータ（Ｉ
４１）の出力に連結されソースが接地に連結されたトラ
ンジスター（ＴＲ４２）と、ゲートがA READ WORD ライ
ンに連結されソースにトランジスター（ＴＲ４２）のド
レーンが連結されドレーンがA READ DATＡラインに連結
されたトランジスター（ＴＲ４３) と、ゲートがB WRIT
E WORDラインに連結されソースがB WRITE DATAラインに
連結されたトランジスター（ＴＲ４４）と、このトラン
ジスター（ＴＲ４４）のドレーンに出力端が連結された
インバータ（Ｉ４２）と、ゲートがこのインバータ（Ｉ
４２）の入力端に連結されてソースが接地に連結された
トランジスター（ＴＲ４５）と、ゲートがB READ WORD
ラインに連結されソースがトランジスター（ＴＲ４５）
のドレーンに連結されドレーンがB READ DATＡラインに
連結されたトランジスター（ＴＲ４６）とで構成され
る。この時トランジスター（ＴＲ４１）のドレーン、イ
ンバータ（Ｉ４１）の入力、トランジスター（ＴＲ４
４）のドレーン、インバータ（Ｉ４２）の出力端間は相
互に共通に連結されて、またインバータ（Ｉ４１）の出
力、トランジスター（ＴＲ４２）のゲート、インバータ
（Ｉ４２）の入力端及びトランジスター（ＴＲ４５）の
ゲートは相互に共通に連結する。

【００３１】図２のセルフタイム発生ブロック２０６
は、本発明で得ようとする高速動作を実現するために複
雑でかつ正確性が要求される制御クロックと制御信号を
自主的に発生するブロックとして、図示しない外部制御
ブロックから提供されるクロック信号とLRU READ信号及
びLRU WRITE 信号に基づいて、READ TIME 信号及びWRIT
E TIME信号を発生して前述したアドレスデコーダーブロ
ック２０２に提供して、ウェイデコーダーラッチ時間信
号(WAY DECODER LATCH TIME signal) 発生して後述する
記録ウェイデコーダーブロック２１２に提供して、判読
ラッチ時間信号(READ LATCH TIME signal)及び判読プリ
チャージ時間信号(READ PRECHARGE TIME signal)を発生
してデータ検知／修正ブロック２１０に提供して、ＬＲ
Ｕ修正時間信号(LRU MODIFY TIME) を発生してウェイヒ
ットデコーダーブロック２０８に提供する。

【００３２】このようにセルフタイム発生ブロック２０
６で生成される各種信号に対するタイミングが図６に詳
細に図示されている。同図面を参照すれば、READ TIME
信号（アクティブハイ）とREAD PRECHARGE TIME 信号
（アクティブロー）のアクティブ区間が重複されない
し、READ PRECHARGE TIME 信号（アクティブロー）とRE
ADLATCH TIME 信号（アクティブハイ）のアクティブ区
間が重複にならないし、LRU MODIFY TIME 信号（アクテ
ィブハイ）がイネーブルされてからWRITE TIME信号（ア
クティブハイ) がイネーブルされ、READ LATCH TIME 信
号（アクティブハイ) とWAY DECODER LATCH TIME（アク
ティブハイ）が重複にならないことが分かる。

【００３３】図６でＬＲＵ メモリでのREADに関する動
作をクロック信号の第１位相（例えば、ハイ状態区間)
に応答して実行され、WRITE に関する動作はクロック信
号の第２位相（例えば、ロー状態区間) に応答して実行
される。そうして、ＬＲＵメモリの動作の並列処理が可
能になって、処理速度を改善できる。

【００３４】したがって、このようなインタバルクロッ
ク間のタイミングの関係は本発明で得ようとする高性能
マルチポートＬＲＵメモリを具現することに非常に重要
な機能である。

【００３５】この時、セルフタイム発生ブロック２０６
から生成される信号中READ TIME 信号は３ビットインデ
ックスアドレスをデコーディングして８個のデコーディ
ングされたラインが有効の時イネーブルされてREAD WOR
D が十分に実行されて判読データが有効になればディセ
ーブルされる信号で、WRITE TIME信号はデータ検知／正
ブロック２１０から記録データが有効になればイネーブ
ルされてWRITE WORDが十分に実行されてＬＲＵ ＳＲＡ
Ｍブロック２０４のＳＲＡＭセルが更新されればディセ
ーブルされる信号であり、LRU MODIFY TIME 信号は記録
データがデータ検知／修正ブロック２１０にラッチされ
てウェイヒット情報がウェイヒットデコーダーブロック
２０８からＬＲＵデータ修正に必要な情報を得た時イネ
ーブルされてデータ検知／修正ブロック２１０でウェイ
ヒットデコーディング結果がＬＲＵデータに十分に反映
された時ディセーブルされる信号である。

【００３６】また、セルフタイム発生ブロック２０６か
ら生成される信号中READ PRECHARGE TIME 信号はREAD WO
RD 信号がディセーブルなればイネーブルされてREAD WO
RD号がイネーブルされる前にディセーブルされる信号
で、READ LATCH TIME 信号はREAD WORD 信号がイネーブ
ルされてREAD DATＡが有効にならばそのREAD DATＡをラ
ッチするのに使用する時間であり、WAY DECODER LATCH
TIME信号は記録ウェイデコーダーブロック２１２でデコ
ーディングされた記録ウェイデータをラッチするのに使
われる信号である。

【００３７】上記のように高速実行に必要な各種信号を
生成するセルフタイム発生ブロック２０６は、入力クロ
ックの周波数の変化に影響を受けないようにした一例と
して図５に示すような２位相ノンオバーラップ(non-ove
rlap) クロックドライバーを利用して構成できる。

【００３８】ここで、READ PRECHARGE TIME 信号はアク
ティブローで、その他の信号はアクティブハイである。
すなわち、図５を参照すれば、セルフタイム発生ブロッ
ク２０６で生成されるREAD PRECHARGE TIME 信号は、ク
ロック信号を入力するインバータ（Ｉ５１) と、一側の
入力端がインバータ（Ｉ５１）の出力端に連結されて他
側の入力端がインバータ（Ｉ５５）の出力端に連結され
たナンドゲート（ＮＤ５１）と、ナンドゲート（ＮＤ５
１）の出力に直列連結される二つのインバータ（Ｉ５
２，Ｉ５３）とで構成された論理回路グループを通じ生
成される。図面でLRU READ信号とLRU WRITE 信号はアク
ティブロー信号である。

【００３９】また、セルフタイム発生ブロック２０６で
生成されるREAD TIME 信号は、一側の入力端がクロック
信号に連結されて他側の入力端がインバータ（Ｉ６０）
の出力端に連結されたナンドゲート（ＮＤ５２）と、こ
のナンドゲート（ＮＤ５２）の出力端に直列連結される
二つのインバータ（Ｉ５４，Ｉ５５）と、一側の入力端
がインバータ（Ｉ５５）の出力端が連結されて他側の入
力端が外部制御ブロックから提供されるLRU READ信号に
連結されたノアゲート（ＮＲ５１）で構成された論理回
路グループを通じ生成されて、READ LATCH TIME 信号は
上記のノアゲート（ＮＲ５１）の出力に直列連結される
二つのインバータ（Ｉ５６，Ｉ５７) で構成された論理
回路グループを通じ生成される。

【００４０】一方、セルフタイム発生ブロック２０６で
生成されるLRU MODIFY TIME信号は、入力端がクロック
信号に連結されたインバータ（Ｉ５８）と、一側の入力
端が上記のインバータ（Ｉ５５）の出力端に連結されて
他側の入力端がインバータ（Ｉ５８）の出力端に連結さ
れたナンドゲート（ＮＤ５３）と、このナンドゲート
（ＮＤ３）の出力端に直列連結される三個のインバータ
（Ｉ５９，Ｉ６０，Ｉ６１) で構成された論理回路グル
ープを通じ生成される。

【００４１】次に、セルフタイム発生ブロック２０６で
生成されるWAY DECODER LATCH TIME信号は、一側の入力
端がインバータ（Ｉ６１）の出力端に連結されて他側の
入力がインバータ（Ｉ５８）の出力端に連結されたナン
ドゲート（ＮＤ５４）及び一側の入力端が外部制御ブロ
ックから提供されるLRU READ信号に連結されて他側の入
力端が上記のナンドゲート（ＮＤ５４）の出力端に連結
されたノアゲート（ＮＲ２）で構成された論理回路グル
ープを通じ生成されて、またWRITE TIME信号は一側の入
力端が上記ナンドゲート（ＮＤ５４）の出力端に連結さ
れて他側の入力端が外部制御ブロックから提供されるLR
U WRITE 信号に連結されたノアゲート（ＮＲ３）とを通
じ生成される。

【００４２】図２のウェイヒットデコーダーブロック２
０８では外部キャッシュのタグブロックからＡ，Ｂポー
トとも４ビットずつのウェイヒット信号(WAY HIT signa
l)伝達されて擬似ＬＲＵ交替ポリシーにより修正すべき
ビットの情報を得て、セルフタイム発生ブロック２０６
から提供されるLRU MODIFY TIME 信号に基づいてＡ，Ｂ
ポートはともに６ビットずつ修正制御信号を生成してデ
ータ検知／修正ブロック２１０に提供して、前述したア
ドレスデコーダーブロック２０２から提供されるCOMPAR
E HIT 信号がイネーブルならばＡポートとＢポートのウ
ェイヒット情報を順次に適用した修正制御信号を生成し
てＡポートの修正制御信号に反映させる。

【００４３】この時、修正制御信号はポート当りり６ビ
ットとしてＬＲＵデータ各ビット別に２個の信号、すな
わちセットイネーブルとリセットイネーブル信号であ
り、これはウェイヒットをデコーディングして変更しよ
うとするＬＲＵビットをセット（論理“０”から論理
“１”に変更が必要な場合）させたりリセット（論理
“１”から論理“０”に変更が必要な場合）させたりす
る方法を使用してＬＲＵデータの修正をより早く実行す
ることによって本発明で得ようとする高性能動作を可能
にする。このような機能を支援するために後述するデー
タ検知／修正ブロック２１０内の判読データラッチ回路
ではセット、リセット機能を支援する。

【００４４】図７は上記のような機能を持つ本発明に係
るウェイヒットデコーダーブロックの細部的な論理回路
図を示す。

【００４５】図７を参照すれば、ウェイヒットデコーダ
ーブロック２０８は複数のナンドゲート群（ＮＤ７１，
ＮＤ７２，ＮＤ７３，ＮＤ７４，ＮＤ７５，ＮＤ７６，
ＮＤ７７）、インバータ（Ｉ７１）、複数のインバータ
群（Ｉ７２，Ｉ７４，Ｉ７５）及びオアゲート群（ＯＧ
１）を含む。インバータ群（Ｉ７２）は４個のインバー
タで構成され、Ａポートのウェイヒット信号(A WAY HHI
T[3:0]）の該当ビットを各々反転する。

【００４６】ナンドゲート群（ＮＤ７１）は４個のナン
ドゲートで構成され、各ナンドゲートはインバータ群
（Ｉ７２）の該当される出力とインバータ（Ｉ７１）か
ら反転された比較ヒット信号を入力する。ナンドゲート
群（ＮＤ７６）はＢポートのウェイヒット信号(B WAY H
IT[3:0] ）の該当されるビットとインバータ群（Ｉ７
２）の出力中のいずれかの一つを各々入力する４個のナ
ンドゲートで構成される。

【００４７】ナンドゲート群（ＮＤ７７）はインバータ
群（Ｉ７２）の該当される出力とナンドゲート群（ＮＤ
７６）の該当される出力を各々入力する４個のナンドゲ
ートで構成される。オアゲート群（ＯＧ７１）は４個の
オアゲートで構成され、各オアゲートはナンドゲート群
（ＮＤ７７）の該当される出力とインバータ（Ｉ７１）
から反転比較ヒット信号を入力する。

【００４８】ナンドゲート群（ＮＤ７２）は４個の３入
力ナンドゲートで構成されて上記インバータ群（Ｉ７
２）内の各インバータの各出力と上記ノアゲート群（Ｎ
Ｒ７３）内の各ノアゲートの各出力を各ナンドゲートの
一側及び他側の入力として図２のセルフタイム発生ブロ
ック２０６から提供されるLRU MODIFY TIME 信号を各ナ
ンドゲートの別の他側の共通入力とする。

【００４９】ナンドゲート群（ＮＤ７３）はナンドゲー
ト群（ＮＤ７２）内の２個のナンドゲートの各出力を一
側及び他側の入力とする一つのナンドゲートとナンドゲ
ート群（ＮＤ７２）内の他の二つのナンドゲートの各出
力を一側及び他側の入力とする他の一つのナンドゲート
で構成されて修正制御信号中でＡポートに対する６ビッ
ト信号中でA0 CLEAR信号及びA0 SET信号を発生する。

【００５０】インバータ群（Ｉ７４）はナンドゲート群
（ＮＤ７２）内の各ナンドゲートの各出力に各々連結す
る４個のインバータで構成されて修正制御信号中でＡポ
ートに対する６ビット信号中でA1 CCLEAR ，A1 SET，A2
CLEAR及びA2 SETを各々発生する。また、ナンドゲート
群（ＮＤ７４）は４個のナンドゲートで構成されて各ナ
ンドゲートが外部のキャッシュタグブロックから提供さ
れるＢポートのWAY HIT[3:0]の各ビットをそれぞれの一
側の入力として図２のセルフタイム発生ブロック２０６
から提供されるLRU MODIFY TIME 信号をそれぞれの他側
の入力とする。

【００５１】ナンドゲート群（ＮＤ７５）はナンドゲー
ト群（ＮＤ７４）の出力中で２個の出力を各々一側及び
他側の入力とする一つのナンドゲートとナンドゲート群
（ＮＤ７４）の出力中で他の２個の出力を各々一側及び
他側の入力とする他の一つのナンドゲートで構成されて
修正制御信号中でＢポートに対する６ビット信号中でB0
CLEAR及びB0 SETを発生する。

【００５２】インバータ群（Ｉ７５）はナンドゲート群
（ＮＤ７４）内の各ナンドゲートの各出力に各々連結さ
れる４個のインバータで構成されて修正制御信号中でＢ
ポートに対する６ビット信号中でB1 CLEAR，B1 SET，B2
CLEAR及びB2 SETを各々発生する。

【００５３】再び図２を参照すれば、データ検知／修正
ブロック２１０は前述したLRU SRAMブロック２０４と
Ａ，Ｂポートの各３ビットずつのREAD DATＡライン及び
WRITE DATAラインで連結する。上述したセルフタイム発
生ブロック２０６から提供されるREAD PRECHARGE TIME
信号に基づいてREAD DATＡラインをプリチャージさせ
て、READ DATＡを検知して、検知したREAD DATＡをREAD
LATCH TIME 信号に同期させＡポートは２ケ所に、Ｂポ
ートは１ケ所に貯蔵して、Ａポートの貯蔵データを検知
データにして記録ウェイデコーダーブロック２１２に伝
達して、またＬＲＵデータにして図示しない外部制御ブ
ロックに伝達する。

【００５４】また、データ検知／修正ブロック２１０は
ウェイヒットデコーダーブロック２０８からＬＲＵ修正
に必要なポート当り６ビットずつの修正制御信号を提供
されてＡポートの他のラッチデータとＢポートのラッチ
データを変更させて、この変更された修正ＬＲＵデータ
を記録データとして支援する機能を実行する。

【００５５】図８は上記のデータ検知／修正ブロック２
１０のＡポートとＢポートの３ビット中の一例として一
ビットずつのみを具現したもので、前述した図２のLRU
SRAMブロック２０４からのREAD DATA ラインが連結され
ていて、このREAD DATA インはREAD PRECHARGE TIME(ア
クティブロー) 信号によりハイにプリチャージして、RE
AD WORD 信号がイネーブルなれば該当ワードのデータを
検知するようになる。

【００５６】この時、READ DATＡを検知する二つのイン
バータ（Ｉ８１，Ｉ８３）は必要によって既存の検知増
幅器で代えることができる。

【００５７】図８を参照すれば、データ検知／修正ブロ
ック２１０は、図２のセルフタイム発生ブロック２０６
から提供されるREAD PRECHARGE TIME 信号が各ゲートに
連結された二つのＰ型トランジスター（ＴＲ８１，ＴＲ
８２）と、A READ DATA ラインに直列連結される二つの
インバータ（Ｉ８１，Ｉ８２）と、B READ DATA ライン
に直列連結される二つのインバータ（Ｉ８３，Ｉ８４)
及びREAD LATCH TIME信号に連結されたインバータ（Ｉ
８５）とを含む。ここで、Ｐ型トランジスター（ＴＲ８
１，ＴＲ８２）はA READ DATA ライン及びB READ DATA
ライン間に直列接続されて、共通ソース端に電源電圧が
連結される。

【００５８】また、データ検知／修正ブロック２１０
は、READ DATA が検知される時READ LATCH TIME 信号に
よりデータを貯蔵する三個のラッチ（ＬＨ８１，ＬＨ８
２，ＬＨ８３）を含む。ラッチ（ＬＨ８１）はＡポート
の場合にだけデータを貯蔵してこのラッチしたデータを
検知データ及びＬＲＵデータにして出力し、ラッチ（Ｌ
Ｈ８２）はＡポートの時データを貯蔵してA SET 信号ま
たはA CLEAR 信号がイネーブルされる時ラッチされるデ
ータをセットさせたりクリアさせたりしてWRITE DATAを
生成し、ラッチ（ＬＨ８３）はＢポートの時データを貯
蔵してB SET 信号またはB CLEAR 信号がイネーブルされ
る時ラッチされるデータをセットさせたりクリアさせた
りしてWRITE DATAを生成する。

【００５９】ここで、二つのラッチ（ＬＨ８２，ＬＨ８
３）は実質的に同じ構成を持つ。一例としてラッチ（Ｌ
Ｈ８２）はREAD LATCH TIME 信号及びインバータ（Ｉ８
５）の出力端に各ゲートが各々連結されて各ソースが共
通にインバータ（Ｉ８２）の出力端に連結されて各ドレ
ーンが共通に連結された二つのトランジスター（ＴＲ８
５，ＴＲ８６）と、二トランジスター（ＴＲ８５，ＴＲ
８６）の共通出力端に入力端が連結されたインバータ
（Ｉ８６）と、入力がインバータ（Ｉ８６）の出力に連
結されて出力が二トランジスター（ＴＲ８５，ＴＲ８
６）の共通出力に連結されたインバータ（Ｉ８７）び入
力端がインバータ（Ｉ８６）の出力端に連結されて出力
がA READ DATA ラインに連結されたインバータ（Ｉ８
８）と、ゲートがA CLEAR 信号に連結されてソースが接
地に連結されてドレーンが二トランジスター（ＴＲ８
５，ＴＲ８６）の共通ドレーンに連結されたトランジス
ター（ＴＲ８７）と、ゲートがA SET 信号に連結されて
ソースが接地に連結されてドレーンがインバータ（Ｉ８
６）の出力端とインバータ（Ｉ８８）の入力端に連結さ
れたトランジスター（ＴＲ８８）で構成される。

【００６０】したがって、データ検知／修正ブロック２
１０ではREAD DATA が検知される時READ LATCH TIME 信
号に基づいて各ラッチ（ＬＨ８１，ＬＨ８２，ＬＨ８
３）にデータを貯蔵、すなわちＡポートの場合ラッチ
（ＬＨ８１）及びラッチ（ＬＨ８２）にデータを貯蔵
し、Ｂポートの場合ラッチ（ＬＨ８３）にだけデータを
貯蔵して、このようにデータが貯蔵された状態でウェイ
ヒットデコーダーブロック２０８から提供されるセット
信号またはクリア信号がイネーブルされる時該当ラッチ
（ＬＨ８２又はＬＨ８３）にラッチをセットさせたりク
リアさせたりしてWRITE DATAをLRU SRAMブロック２０４
に伝達する。

【００６１】図２の記録ウェイデコーダーブロック２１
２ではデータ検知／修正ブロック２１０から検知された
３ビットデータを提供されて擬似ＬＲＵ交替ポリシーに
より最も先に使われたウェイを判別して、上述したセル
フタイム発生ブロック２０６から提供されるWAY DECODE
R LATCH TIME信号によって判別結果をラッチしてWRITE
WAY 信号を生成する。

【００６２】このような記録ウェイデコーダーブロック
２１２の一例が図９に図示される。

【００６３】図９を参照すれば、本発明に採用される記
録ウェイデコーダーブロック２１２は検知データの各ビ
ットを入力とする三個のインバータ（Ｉ９１，Ｉ９２，
Ｉ９３）と、対応する各インバータ（Ｉ９１，Ｉ９２，
Ｉ９３）の出力端に各々連結された三個のインバータ
（Ｉ９４，Ｉ９５，Ｉ９６）と、一側の入力端がインバ
ータ（Ｉ９４）の出力に連結されて他側入力がインバー
タ（Ｉ９５）の出力に連結されたナンドゲート（ＮＤ９
１) と、一側の入力端がインバータ（Ｉ９１）の出力端
に連結されて他側の入力端がインバータ（Ｉ９５）の出
力端に連結されたナンドゲート（ＮＤ９２）、一側の入
力端がインバータ（Ｉ９２）の出力に連結されて他側の
入力端がインバータ（Ｉ９６）の出力端に連結されたナ
ンドゲート（ＮＤ９３）と、一側の入力端がインバータ
（Ｉ９２）の出力端に連結されて他側の入力端がインバ
ータ（Ｉ９３）の出力端に連結されたナンドゲート（Ｎ
Ｄ９４）と、四個のナンドゲート（ＮＤ９１，ＮＤ９
２，ＮＤ９３，ＮＤ９４）の各出力をそれぞれの一側の
入力として図２のセルフタイム発生ブロック２０６から
提供されるWAY DECODER LATCH TIME信号及びインバータ
（Ｉ９７）を通じ反転されたWAY DECODER LATCH TIME信
号をそれぞれの二入力としてWRITE WAY[3:0]を発生する
四個のラッチ（ＬＨ９１，ＬＨ９２，ＬＨ９３，ＬＨ９
４）で構成される。

【００６４】したがって、記録ウェイデコーダーブロッ
ク２１２では判読された３ビットデータをデコーディン
グして、検知データ［１：０］が論理“１１”ならばウ
ェイ ０が最も先に使われたことが分かるので論理“００
０１”のWRITE WAY[3:0]を生成して、 検知データ［１：
０］が論理“０１”ならばウェイ １が最も先に使われ
たことが分かるので論理“００１０”のWRITE WAY[3:0]
を生成して、同様に検知データ｛［２］，［０］｝が論
理“１０”ならば論理“０１００”のWRITE WAY[3:0]を
生成して、検知データ｛［２］，［０］｝が論理“０
０”ならば論理“１０００”のWRITE WAY[3:0]を生成す
る。

【００６５】これは本発明に係るセルフ更新ＬＲＵメモ
リがＬＲＵ［０］をグループビットとして使用して、WA
Y HIT がローグループ（ウェイ ０又はウェイ １がヒ
ットの場合）ならば論理“０”に、ハイグループ（ウェ
イ ２又はウェイ ３がヒットの場合) ならば論理
“１”に更新して、ＬＲＵ［１］はローグループビット
としてWAY HIT のウェイ ０がヒットならば論理“０”
に、ウェイ １がヒットならば論理“１”に更新して、
ＬＲＵ[ ２] はハイグループビットとしてウェイヒット
のウェイ ２がヒットの場合論理“０”に、ウェイ ３
がヒットの場合論理“１”に更新して擬似ＬＲＵ記録(h
istory) を貯蔵する方式を使用するためである。

【００６６】一方、本発明では擬似ＬＲＵ交替ポリシー
のＬＲＵ［２：０］の機能を必要によって違うように
（グループビット、ローグループビット、ハイグループ
ビットをお互いに変更して使用する場合）具現できるの
に、この場合記録ウェイデコーダーブロックとウェイヒ
ットデコーダーブロックを変更されたＬＲＵビットの機
能に合うように変更することによって高性能のマルチポ
ート支援ＬＲＵメモリを具現できる。

【００６７】また、本発明の望ましい実施例ではアクセ
スエントリーが同じ場合Ａポートに修正ＬＲＵデータを
記録して具現したが、アドレスデコーダーでＢ記録ワー
ドをイネーブルさせて、ウェイヒットデコーダーブロッ
クでＡ，Ｂポートのウェイヒット情報をＢポートの修正
制御信号に具現してＢポートによりＬＲＵデータが更新
されるようにもできる。

【００６８】さらに、本発明の望ましい実施例ではアク
セスエントリーが同じ場合Ｂポートが先にアクセスされ
てＡポートはその後にアクセスされる方法で修正制御信
号を具現したが、二ポートのアクセス順序を変えてから
それに合わせてウェイヒットデコーダーブロックの簡単
な修正を通じ高性能のマルチポート支援ＬＲＵメモリを
具現することもできる。

【００６９】一方、本発明の望ましい実施例では８エン
トリを支援するＬＲＵメモリを一例として説明したが、
本発明は必ずこれに限定されるものではなく、１６エン
トリー、３２エントリー、６４エントリーなどのＬＲＵ
メモリにも適用可能で、この場合アドレスデコーダーブ
ロックとＬＲＵ ＳＲＡＭブロックが拡張された高性能
マルチポート支援ＬＲＵメモリを具現できる。そして、
本発明の望ましい実施例ではマルチポート（Ａポート及
びＢポート）を支援するＬＲＵメモリを一例として説明
したが、本発明は必ずこれに限定されるものではなく、
シングルポートを支援するＬＲＵメモリにも適用可能
で、図１０のように同じ構造を持つことによって、シン
グルポートに対するより一層簡単な構造で具現できる。

【００７０】本発明の望ましい実施例に係るＬＲＵメモ
リは擬似ＬＲＵ(Pseudo Least Recently Used)交替ポリ
シーを使用するキャッシュメモリに適用可能で、エント
リーアクセスヒストリー修正(modify)機能を自主的に持
っていて、また記録(write)方式デコーディング機能を
もっているため高性能スーパースカラーマイクロプロセ
ッサーのキャッシュメモリ、ＴＬＢ(Translation Looka
side Buffer)、ＢＴＢ(Branch Target Buffer)などのＬ
ＲＵメモリに使用することに適合する。

【００７１】以上で説明した本発明はまた上記実施の形
態になんら限定されるものではなく、本発明の要旨を逸
脱しない範囲で種々の形態で実施することができる。

【００７２】

【発明の効果】以上説明したように本発明によれば、ス
ーパースカラー技法を採択してキャッシュメモリ、ＴＬ
Ｂ又はＢＴＢを使用する４ウェイセットアソシエイチブ
で具現される高性能マイクロプロセッサーで各ブロック
等の運用に必要なマルチポート支援ＬＲＵメモリを具現
することができる。これによって、キャッシュタグブロ
ックからウェイヒット情報を提供されてＬＲＵヒストリ
ーを自主的に記録して、ＬＲＵヒストリーを分析してキ
ャッシュメモリが４ウェイ記録する時、擬似ＬＲＵ交替
ポリシーによる記録ウェイを自主的に提供して、このよ
うな機能を安定に支援するためのセルフタイム発生ブロ
ックを含むようにし、スーパースカラーマイクロプロセ
ッサーでのキャッシュメモリ、ＴＬＢブロック、ＢＴＢ
ブロック等の制御ブロックの負担を減らしインターフェ
ースを単純化させることによってＬＲＵ更新過程を早く
動作させてスーパースカラーマイクロプロセッサーの性
能を向上させることができる効果がある。

【図面の簡単な説明】

【図１】８エントリー４ウェイセットアソシエイチブ２
ポート支援ＬＲＵメモリを従来の方式で具現した例を図
示した図である。

【図２】本発明の望ましい一実施例に係る高性能マルチ
ポート支援ＬＲＵメモリのブロック構成図である。

【図３】図２のアドレスデコーダーブロックの詳細論理
回路図である。

【図４】図２のＬＲＵ ＳＲＡＭブロックのメモリセル
の具現例を図示した論理回路図である。

【図５】図２のセルフタイム発生ブロックの詳細論理回
路図である。

【図６】図２のセルフタイム発生ブロックでの信号タイ
ミング図である。

【図７】図２のウェイヒットデコーダーブロックの詳細
論理回路図である。

【図８】図２のデータ検知／修正ブロックの詳細論理回
路図である。

【図９】図２の記録ウェイデコーダーブロックの詳細論
理回路図である。

【図１０】本発明の望ましい一実施例に係る単一ポート
支援ＬＲＵメモリのブロック構成図である。

【符号の説明】

２０２ アドレスデコーダブロック ２０４ ＬＲＵ ＳＲＡＭブロック ２０８ ウェイヒットデコーダブロック ２１０ データ検知／修正ブロック ２１２ 記録ウェイデコーダブロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 カン ホイ シキ 大韓民国 467−860 キュンキド イチ ョンクン ブバリウム アミーリ サン 136−１ ヒュンダイ エレクトロニ クス インダストリーズ カムパニー リミテッド内 (56)参考文献 特開 平２−191053（ＪＰ，Ａ) 特開 平４−233051（ＪＰ，Ａ) 特開 平４−308945（ＪＰ，Ａ) 特開 昭64−19448（ＪＰ，Ａ) 特開 平２−22751（ＪＰ，Ａ) 特開 昭62−22164（ＪＰ，Ａ) 特開 昭56−22280（ＪＰ，Ａ) 特開 平２−311937（ＪＰ，Ａ) 特開 昭55−122285（ＪＰ，Ａ) 特開 昭58−35784（ＪＰ，Ａ) 特開 昭61−6748（ＪＰ，Ａ) 特開 平２−187840（ＪＰ，Ａ) 特開 昭59−3773（ＪＰ，Ａ) 特開 平10−177521（ＪＰ，Ａ) 米国特許5611072（ＵＳ，Ａ) 米国特許5325504（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 - 12/12

Claims (20)

(57)【特許請求の範囲】
1. 【請求項１】 擬似交替ポリシーを実行可能なＬＲＵメ
   モリにおいて、 インデックスアドレスをデコーディングしてクロック信
   号の第１位相に応答して判読ワードを出力し、クロック
   信号の第２位相に応答して記録ワードを出力するアドレ
   スデコーディング手段と、 複数のＬＲＵデータを貯蔵して上記判読ワードに応答す
   るセルからＬＲＵデータを判読データとして出力し上記
   記録ワードに応答するセルに記録データを記入するＬＲ
   Ｕ貯蔵手段と、 ウェイヒットをデコーディングして上記クロック信号の
   第２位相に応答して修正制御信号を出力するウェイヒッ
   トデコーディング手段と、 上記ＬＲＵ貯蔵手段からの判読データをラッチして検知
   データとして出力し、上記修正制御信号に応答して上記
   判読データを修正して上記ＬＲＵ貯蔵手段に上記記録デ
   ータを出力するデータ修正手段と、 擬似ＬＲＵ交替ポリシーにより上記検知データを分析し
   て記録ウェイを出力する記録ウェイデコーディング手段
   とを含むことを特徴とするＬＲＵメモリ。
2. 【請求項２】 上記クロック信号、ＬＲＵ判読信号及び
   ＬＲＵ記録信号に応答して上記ＬＲＵメモリで必要とす
   る複数の制御信号を発生する制御手段をさらに含んで、
   上記制御手段は、 上記クロックの第１位相に応答してノンアクティブにさ
   れて上記判読データをプリチャージすることに使われる
   判読プリチャージ時間信号と、 上記クロック信号が第１位相であり上記判読プリチャー
   ジ時間信号がノンアクティブであり上記ＬＲＵ判読信号
   がアクティブの時アクティブにされ上記アドレスデコー
   ディング手段で上記判読ワードを発生するのに使われる
   判読時間信号と、 上記判読時間信号がアクティブにされてからアクティブ
   にされて上記データ修正手段で使われる判読ラッチ時間
   信号と、 上記クロック信号の第２位相に応答してアクティブにさ
   れて上記ウェイヒットデコーディング手段で上記修正制
   御信号を発生するのに使われるＬＲＵ修正時間信号と、 上記クロック信号が第２位相であり上記ＬＲＵ修正時間
   信号がアクティブで、上記ＬＲＵ記録信号がアクティブ
   の時アクティブにされて上記アドレスデコーディング手
   段で上記記録ワードを出力するのに使われる記録時間信
   号とを出力することを特徴とする請求項１記載のＬＲＵ
   メモリ。
3. 【請求項３】 上記制御手段は、上記クロック信号が第
   ２位相で、上記ＬＲＵ修正時間信号がアクティブであり
   上記ＬＲＵ記録信号がアクティブの時アクティブにされ
   て上記記録ウェイデコーディング手段で上記記録ワード
   を発生するのに使われるウェイデコーダーラッチ時間信
   号をさらに出力することを特徴とする請求項２記載のＬ
   ＲＵメモリ。
4. 【請求項４】 上記制御手段は、 １) 上記クロック信号を入力する第１インバータと、 ２個の入力を持ち、一側の入力が上記第１インバータの
   出力端に連結された第１ナンドゲートと、 上記第１ナンドゲートの出力端に直列連結された第２及
   び第３インバータとを含んで上記判読プリチャージ時間
   信号を生成する第１組合せ論理手段と、 ２) ２個の入力を持ち、一側の入力が上記クロック信号
   に連結された第２ナンドゲートと、 上記第２ナンドゲートの出力端に直列連結された第４イ
   ンバータ及び上記第５インバータと、 一側の入力が上記第５インバータの出力に連結されて他
   側の入力が上記ＬＲＵ判読信号に連結された第１ノアゲ
   ートとを含んで、 上記第５インバータの出力端が上記第１ナンドゲートの
   他の入力として印加されて上記判読時間信号を生成する
   第２組合せ論理手段と、 ３) 上記第１ノアゲートの出力端に直列連結されて上記
   判読ラッチ時間信号を生成する第６及び第７インバータ
   と、 ４) 入力が上記クロック信号に連結された第８インバー
   タと、 一側の入力が上記第５インバータの出力端に連結され他
   側入力が上記第８インバータの出力端に連結された第３
   ナンドゲートと、 上記第３ナンドゲートの出力端に直列連結される第９、
   第１０及び第１１インバータとを含んで上記第１０イン
   バータの出力が上記第２ナンドゲートの他の入力として
   印加されて上記ＬＲＵ修正時間信号を生成する第３組合
   せ論理手段と、 ５) 一側の入力が上記第１１インバータの出力端に連結
   されて他側の入力が上記第８インバータの出力に連結さ
   れた第４ナンドゲートと、 一側の入力が上記ＬＲＵ判読信号に連結されて他側の入
   力が上記第４ナンドゲートの出力に連結された第２ノア
   ゲートとを含んで上記ラッチ時間信号を生成する第４組
   合せ論理手段と、 ６) 一側の入力が上記第４ナンドゲートの出力端に連結
   され他側の入力が上記ＬＲＵ記録信号に連結された第３
   ノアゲートを含んで上記記録時間信号を生成する第５組
   合せ論理手段とを含むことを特徴とする請求項３記載の
   ＬＲＵメモリ。
5. 【請求項５】 上記アドレスデコーディング手段は、各
   ポート別上記インデックスアドレスを比較して同じ場合
   第１ポートの上記記録ワードだけをイネーブルさせて残
   るポートの記録ワードはディセーブルさせることを特徴
   とする請求項１記載のＬＲＵメモリ。
6. 【請求項６】 複数のポートをさらに含み、上記インデ
   ックスアドレスは各々一つのポートに関連する複数のポ
   ートインデックスアドレス信号を含んで、 上記アドレスデコーディング手段は、上記ポートインデ
   ックスアドレス信号がすべて同じ場合にイネーブルされ
   る比較ヒット信号を上記ウェイヒットデコーディング手
   段に出力することを特徴とする請求項１記載のＬＲＵメ
   モリ。
7. 【請求項７】 上記ポートは２個で、上記インデックス
   アドレスは各々がＮビットで構成される第１ポートイン
   デックスアドレス信号と第２ポートインデックスアドレ
   ス信号とを含んで、 上記アドレスデコーディング手段は、第１ポートインデ
   ックスアドレス信号をラッチするＮ個のラッチを含む第
   １ラッチ手段と、 第２ポートインデックスアドレス信号をラッチするＮ個
   のラッチを含む第２ラッチ手段と、 上記第１ラッチ手段の出力と上記第２ラッチ手段の出力
   とを比較して上記比較ヒット信号信号を出力する比較手
   段と、 上記判読時間信号がアクティブの時上記第１ラッチ手段
   の出力をデコーディングして第１ポート判読ワードを発
   生する第１判読ワード発生手段と、 上記記録時間信号がアクティブの時上記第１ラッチ手段
   の出力をデコーディングして第１ポート記録ワードを発
   生する第１記録ワード発生手段と、 上記判読時間信号がアクティブの時上記第２ラッチ手段
   の出力をデコーディングして第２ポート判読ワードを発
   生する第２判読ワード発生手段と、 上記記録時間信号がアクティブの時上記第２ラッチ手段
   の出力をデコーディングして第２ポート記録ワードを発
   生する第２記録ワード発生手段とを含んでなることを特
   徴とする請求項６記載のＬＲＵメモリ。
8. 【請求項８】 上記第１ラッチ手段及び第２ラッチ手段
   は各々三つのラッチを具備することを特徴とする請求項
   ７記載のＬＲＵメモリ。
9. 【請求項９】 第１判読ワード生成手段は、各々上記第
   １ラッチ手段の出力の一ビットを反転する３個のインバ
   ータと、 各々上記第１ラッチ手段の出力と上記３個のインバータ
   の出力を選択的に入力する８個のナンドゲートと、 各々上記応答するナンドゲートの出力と上記判読時間信
   号を受信して上記第１ポート判読ワードの応答するビッ
   トを出力する８個のノアゲートとを含む請求項８記載の
   ＬＲＵメモリ。
10. 【請求項１０】 第１記録ワード生成手段は、各々上記
    第１ラッチ手段の出力中の一つのビットを反転する３個
    のインバータと、 各々上記第１ラッチ手段の出力と上記３個のインバータ
    の出力を選択的に入力する８個のナンドゲートと、 各々上記応答するナンドゲートの出力と上記記録時間信
    号とを受信して上記第１ポート記録ワードの応答するビ
    ットを出力する８個のノアゲートとを含むことを特徴と
    する請求項８記載のＬＲＵメモリ。
11. 【請求項１１】 第２判読ワード生成手段は、各々上記
    第２ラッチ手段の出力中の一つのビットを反転する３個
    のインバータと、 各々上記第２ラッチ手段の出力と上記３個のインバータ
    の出力を選択的に入力する８個のナンドゲートと、 各々上記応答するナンドゲートの出力と上記判読時間信
    号とを受信して上記第２ポート判読ワードの応答するビ
    ットを出力する８個のノアゲートとを含むことを特徴と
    する請求項８記載のＬＲＵメモリ。
12. 【請求項１２】 第２記録ワード生成手段は、各々上記
    第２ラッチ手段の出力中の一つのビットを反転する３個
    のインバータと、 各々上記第２ラッチ手段の出力と上記３個のインバータ
    の出力とを選択的に入力する８個のナンドゲートと、 各々上記応答するナンドゲートの出力と上記記録時間信
    号とを受信して上記第２ポート記録ワードの応答するビ
    ットを出力する８個のノアゲートとを含むことを特徴と
    する請求項８記載のＬＲＵメモリ。
13. 【請求項１３】 上記ポートは２個で、 上記記録ワードは第１ポート記録ワードと第２ポート記
    録ワードを含んで、上記記録データは第１ポート記録デ
    ータと第２ポート記録データとを含んで、上記判読ワー
    ドは第１ポート判読ワードと第２ポート判読ワードを含
    んで、上記判読データは第１ポート判読データと第２ポ
    ート判読データとを含んで、 上記ＬＲＵ貯蔵手段は多数の単位メモリセルを含み、各
    メモリセルは、ゲートが第１ポートの上記記録ワードラ
    インに連結されソースが上記第１ポートの記録データラ
    インに連結された第１トランジスターと、 上記第１トランジスターのドレーンに入力が連結された
    第１インバータと、ゲートが上記第１インバータの出力
    端に連結されソースが接地に連結された第２トランジス
    ターと、 ゲートが上記第１ポートの判読ワードラインに連結され
    ソースが上記第２トランジスターのドレーンに連結され
    ドレーンが上記第１ポートの判読データラインに連結さ
    れた第３トランジスターと、 ゲートが第２ポートの上記記録ワードラインに連結され
    ソースが上記第２ポートの記録データラインに連結され
    た第４トランジスターと、 上記第４トランジスターのドレーンに出力が連結された
    第２インバータと、 ゲートが上記第２インバータの入力端に連結されソース
    が接地に連結された第５トランジスターと、 ゲートが上記第２ポートの判読ワードラインに連結され
    ソースが上記第５トランジスターのドレーンに連結され
    ドレーンが上記第２ポートの判読データラインに連結さ
    れた第６トランジスターを具備して、 上記第１トランジスターのドレーン及び上記第１インバ
    ータの入力間と上記第４トランジスターのドレーンと上
    記第２インバータの出力間とは相互に共通に連結され、
    上記第１インバータの出力及び上記第２トランジスター
    のゲート間と上記第２インバータの入力及び上記第５ト
    ランジスターのゲート間とが相互に共通に連結されたこ
    とを特徴とする請求項２記載のＬＲＵメモリ。
14. 【請求項１４】 上記ウェイヒットデコーディング手段
    は、上記第１ポートのウェイヒット信号の該当ビットを
    各々反転する複数のインバータを含む第１組合せ論理手
    段と複数のナンドゲートとを具備し、上記各ナンドゲー
    トが上記第１組合せ論理手段の応答するインバータの出
    力を一側の入力として上記比較ヒット信号を反転させた
    反転比較ヒット信号をそれぞれの他側の入力とする第２
    組合せ論理手段と、 各々上記第１組合せ論理手段の出力のひとつと上記第２
    ポートのウェイヒット信号のひとつとを各々入力する複
    数のナンドゲートを含む第３組合せ論理手段と、 各々上記第１ポートのウェイヒット信号の該当ビットを
    一側の入力として上記第３組合せ論理手段の出力のひと
    つを他側入力とする複数のナンドゲートを含む第４組合
    せ論理手段と、 各々一側の入力が反転比較ヒット信号に連結され他側の
    入力が上記第４組合せ論理手段の該当出力端に連結され
    た複数のオアゲートを含む第５組合せ論理手段と、 各々上記第２組合せ論理手段の該当出力と上記第５組合
    せ論理手段の該当出力及び上記ＬＲＵ修正時間信号とを
    入力とする複数の３入力ナンドゲートを含む第６組合せ
    論理手段と、 上記第６組合せ論理手段の出力中の２個を各々入力とす
    る２個のナンドゲートを含む第７組合せ論理手段と、 上記第６組合せ論理手段の出力を各々反転する複数のイ
    ンバータを含む第８組合せ論理手段と、 各々上記第２ポートのウェイヒット信号の該当ビットと
    上記ＬＲＵ修正時間信号を入力する複数のナンドゲート
    を含む第９組合せ論理手段と、 上記第９組合せ論理手段の出力中の２個を各々入力する
    ２個のナンドゲートを含む第１０組合せ論理手段と、 上記第９組合せ論理手段の出力を各々反転する複数のイ
    ンバータを含む第１１組合せ論理手段とを含んで、 上記第７及び第８組合せ論理手段によって上記修正制御
    信号中の第１ポートに対するセット信号及びクリア信号
    を出力して、上記第１０及び第１１組合せ論理手段によ
    って上記修正制御信号中の第２ポートに対するセット信
    号及びクリア信号を出力することを特徴とする請求項６
    記載のＬＲＵメモリ。
15. 【請求項１５】 上記データ修正手段は、ゲートが上記
    制御手段からの判読プリチャージ時間信号に連結されド
    レーンが第１ポートの上記判読データラインに連結され
    た第１トランジスターと、 ゲートが上記判読プリチャージ時間信号に連結されドレ
    ーンが上記第１トランジスターのソースに連結されソー
    スが第２ポートの上記判読データラインに連結された第
    ２トランジスターと、 上記第１ポートの判読データラインに直列連結された第
    １及び第２インバータと、 上記第２ポートの判読データラインに直列連結された第
    ３及び第４インバータと、 上記判読データが検知された時上記制御手段からのラッ
    チ時間信号に応答してデータを貯蔵し該貯蔵されたデー
    タを検知データ及びＬＲＵデータに変換して発生する第
    １ラッチ手段と、 上記第１ポートの判読データラインを通じ入力されるデ
    ータを貯蔵し上記ウェイヒットデコーディング手段から
    出力される上記第１ポートに対する上記修正制御信号の
    セット信号またはクリア信号がイネーブルされる時上記
    貯蔵されたデータをセットまたはクリアさせて上記ＬＲ
    Ｕ貯蔵手段に入力される記録データを生成する第２ラッ
    チ手段と、 上記第２ポートの判読データラインを通じ入力されるデ
    ータを貯蔵し上記ウェイヒットデコーディング手段から
    出力される上記第２ポートに対する上記修正制御信号の
    セット信号またはクリア信号がイネーブルされる時上記
    貯蔵されたデータをセットまたはクリアさせて上記ＬＲ
    Ｕ貯蔵手段に入力される記録データを生成する第３ラッ
    チ手段とを含んでなることを特徴とする請求項２記載の
    ＬＲＵメモリ。
16. 【請求項１６】 上記第２ラッチ手段及び第３ラッチ手
    段は各々、 上記判読ラッチ時間信号に応答して第２インバータから
    出力される信号を伝達する第１トランスファーゲート
    と、 上記第１トランスファーゲートの出力に入力が連結され
    た第５インバータと、 入力が上記第５インバータの出力に連結され出力が上記
    第１トランスファーゲートの出力に連結された第６イン
    バータと、 入力が上記第５インバータの出力に連結され出力が上記
    第１ポートまたは上記第２ポートの判読データラインに
    連結された第７インバータと、 ゲートが上記第１及び第２ポートのクリア信号に連結さ
    れソースが接地に連結されドレーンが上記第１トランス
    ファーゲートの出力に連結された第３トランジスター
    と、 ゲートが上記第１ポートまたは上記第２ポートのセット
    信号に連結されソースが接地に連結されドレーンが上記
    第５インバータの出力と第７インバータの入力間に連結
    された第４トランジスターとを含むことを特徴とする請
    求項１５記載のＬＲＵメモリ。
17. 【請求項１７】 上記記録ウェイデコーディング手段
    は、上記検知データの各ビットを各入力とする第１、第
    ２及び第３インバータと、 上記第１ないし３インバータの出力に各々連結された第
    ４、第５及び第６インバータと、 一側の入力が上記第４インバータの出力に連結され他側
    の入力が上記第５インバータの出力に連結された第１ナ
    ンドゲートと、 一側の入力が上記第１インバータの出力に連結され他側
    の入力が上記第５インバータの出力に連結された第２ナ
    ンドゲートと、 一側の入力が上記第２インバータの出力に連結され他側
    の入力が上記第６インバータの出力に連結された第３ナ
    ンドゲートと、 一側の入力が上記第２インバータの出力に連結され他側
    の入力が上記第３インバータの出力に連結された第４ナ
    ンドゲートと、 上記各ナンドゲートの出力をそれぞれの一側の入力とし
    て上記ラッチ時間信号に応答して所定ビットの上記記録
    ウェイを発生する４個のラッチ手段とを含むことを特徴
    とする請求項２記載のＬＲＵメモリ。
18. 【請求項１８】 上記記録ウェイデコーディング手段
    は、最も先に使われたウェイを上記記録ウェイであると
    決定することを特徴とする請求項１４記載のＬＲＵメモ
    リ。
19. 【請求項１９】 上記記録ウェイデコーディング手段
    は、最も先に使われたウェイを上記記録ウェイであると
    決定することを特徴とする請求項１記載のＬＲＵメモ
    リ。
20. 【請求項２０】 上記ＬＲＵメモリは単一ポートを支援
    することを特徴とする請求項１記載のＬＲＵメモリ。