KR100245192B1 - Light emitting diode - Google Patents
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Abstract
발광다이오드에 관해 기술된다. 발광다이오드는 외형적으로 그 몸체 일부 또 는 전체가 삼각기둥형 또는 적어도 하나의 예각을 가지는 사변기둥형의 칩을 구비 하며, 칩은 수직방향으로 그 단면적을 점증 또는 점감되는 구조를 가질 수 있다. 이러한 구조는 칩 내부의 전반사를 억제하여 활성영역에서 발생된 광자는 최대한으로 칩의 외부로 방출하여 대부분의 광자를 실제사용가능한 광으로 만든다. 결과적 으로 적은 소비전력으로 높은 휘도의 광이 발생가능하고, 낮추어진 소비전력 및 광자의 효율적인 이용에 의해 칩의 수명이 장구화된다.A light emitting diode is described. The light emitting diode may include a chip having a triangular prism shape or a quadrilateral shape having at least one acute angle in its body, and the chip may have a structure in which its cross-sectional area is increased or decreased in the vertical direction. This structure suppresses total reflection inside the chip so that photons generated in the active region are emitted to the outside of the chip as much as possible, making most of the photons practically available. As a result, high luminance light can be generated with low power consumption, and the life of the chip is extended by the low power consumption and efficient use of photons.
Description
본 발명은 발광다이오드에 관한 것으로서, 특히 저소비전력으로 광이용효율이 극대화되고 내구성이 향상된 발광다이오드에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to light emitting diodes, and more particularly, to a light emitting diode having maximum light utilization efficiency and improved durability at low power consumption.
종래 발광다이오드(light-emitting diode)는 제1도에 도시된 바와 같이 중간 에 활성영역(2)과 그 상하에 활성영역에 물리적으로 연관되는 상하 결정층(3), (4)및 결정층 상하에 마련된 전극(5, 6)을 갖는 직육면체 형상 칩(1)을 가지며, 상기 (1)은 발광다이오드의 외관을 이루는 몰드물에 의해 보호된다. 이러한 직육면체상의 칩(1)에 의하면 활성영역(2)에서 발생된 광자(photon)의 상당 부분이 칩(1)의 벽면들로부터의 전반사현상(total internal reflection)으로 말미암아 칩(1) 내부에서 빠져나오지 못한다. 전반사현상은 광자의 입사각(θi)이 임계각(critical angle, θc)보다 클 때 나타나다.Conventional light-emitting diodes have upper and lower crystal layers (3), (4) and upper and lower crystal layers physically associated with the
위의 수학식 1에서 ne는 칩(1)을 에워싸는 몰드물의 굴절률로서, 예를 들어 에폭시의 경우 약 1.5 정도이며, ns는 칩(1)의 이루고 있는 결정층의 굴절률로서 엄밀한 의미에서는 결정층마다 값이 다르지만 일반적으로는 큰 차이가 없기 때문에 모든 결정층의 굴절률은 보통 약 3.5 정도의 값을 가지는 것으로 간주될 수 있다. . 여기에서 몰드물의 굴절률이 1.5, 결정층의 굴절률을 3.5 일 경우에 계산된 임계각(θc)은 약 25.4°이다. 제2도는 활성영역(2)의 임의점(7)에서 발생된 광자의 칩 벽면에서의 반사 괘적의 일례를 보인 평면도이다. 임의점(7)에서 발생된 광자는 벽면(11)에 대해 임계각(θc) 보다 작은 각도, 즉 2θc의 꼭지각을 가지는 콘 형상의 탈출영역(12)으로 입사되어야만 칩(1) 외부로 탈출할 수 있다. 그러나 임계각(θc) 보다 큰 각도로 칩(1)의 벽면에 입사한 광자는 일차적으로 벽면에서 전반사되는데, 전반사에 의해 진행경로가 바뀌더라도 칩(1)의 벽면에 대한 입사각(θi)이 임계각(θc)보다 다시 커지기 때문에 광자는 칩(1)의 외부로 빠져나오지 못하고 칩내부에서 계속 순환되게 된다. 여기에서 탈출영역이 콘형인 것으로 임의점에서 방출된 광자가 모든 방향으로 발산되기 때문이며, 이 콘형 탈출영역의 중심축은 광자가 입사하는 벽면에 대해 그 중심점이 수직이다. 결론적으로 활성영역의 임의의 점에서 발생된 광자는 모든 방향에 대해서 같은 확률로 방출되지만, 전반사 현상을 피하기 위해서는 꼭지각이 2θc인 콘형태의 탈출영역으로 방출된 광자만이 칩밖으로 탈수할수 있다.In the above Equation 1, n e is the refractive index of the mold surrounding the chip 1, for example, about 1.5 in the case of epoxy, n s is the refractive index of the crystalline layer of the chip (1) in the exact sense Although the values vary from layer to layer, in general there is no significant difference, the refractive index of all the crystal layers can be regarded as having a value of usually about 3.5. . Here, the critical angle θ c calculated when the refractive index of the mold is 1.5 and the refractive index of the crystal layer is 3.5 is about 25.4 °. 2 is a plan view showing an example of a reflection routine on the chip wall surface of photons generated at an
이러한 까닭으로 인해 종래 발광다이오드의 경우 발광된 전체 광자 중 실제 사용되는 광자의 양은 약 20%의 정도 이하인 것이 보통이다. 따라서, 목적하는 광 량을 얻기 위해서는 발광다이오드에 많은 전류를 인가하여야 하는데, 전류 증가에 의해 발광다이오드의 휘도를 올리는데에도 칩에 대한 최대전류의 제한에 의해 한계 가 있을 뿐만 아니라 내구성이 저하된다.For this reason, in the conventional light emitting diodes, the amount of photons actually used among the total photons emitted is usually about 20% or less. Therefore, in order to obtain a desired amount of light, a large amount of current must be applied to the light emitting diode, and the limit of the maximum current for the chip is limited as well as the durability of the light emitting diode is increased by increasing the current.
본 발명은 광이용효율이 증대되어 낮은 전류에서도 높은 발광휘도를 갖는 발 광다이오드를 제공함에 그 목적이 있다.It is an object of the present invention to provide a light emitting diode having a high luminous luminance even at low current due to increased light utilization efficiency.
본 발명은 내구성이 향상된 발광다이오드를 제공함에 그 다른 목적이 있다.Another object of the present invention is to provide a light emitting diode having improved durability.
제1도는 종래 발광다이오드의 칩의 개략적 사시도이다.1 is a schematic perspective view of a chip of a conventional light emitting diode.
제2도는 제1도에 도시된 종래 발광다이오드의 활성영역 및 활성영역의 임의점에서 방출된 광자의 내부 전반사 궤적의 일례를 보인 평면도이다.FIG. 2 is a plan view showing an example of an internal total reflection trajectory of photons emitted from an active region and an arbitrary point of the active region of the conventional light emitting diode shown in FIG.
제3도는 본 발명에 따른 발광다이오드의 제1실시예의 개략적 사시도이다.3 is a schematic perspective view of a first embodiment of a light emitting diode according to the present invention.
제4도는 제3도에 도시된 본 발명에 따른 발광다이오드의 활성영역 및 활성영역의 임의점에서 방출된 광자의 내부 전반사 궤적 및 광자의 탈출 궤적을 보인 평면도이다.FIG. 4 is a plan view showing the total internal reflection trajectory and the exit trajectory of photons emitted from the active region and the random region of the light emitting diode according to the present invention shown in FIG.
제5도는 본 발명에 따른 발광다이오드의 제2실시예의 개략적 사시도이다.5 is a schematic perspective view of a second embodiment of a light emitting diode according to the present invention.
제6도는 제5도에 도시된 본 발명에 따른 발광다이오드의 활성영역 및 활성영역의 임의점에서 방출된 광자의 내부 전반사 궤적 및 광자의 탈출 궤적의 일례를 보인 평면도이다.FIG. 6 is a plan view showing an example of the total internal reflection trajectory and the exit trajectory of photons emitted from the active region and the random region of the light emitting diode according to the present invention shown in FIG.
제7도는 제3도에 도시된 본 발명에 따른 발광다이오드의 변형을 보인 본 발명에 따른 발광다이오드의 제3실시예의 개략적 사시도.FIG. 7 is a schematic perspective view of a third embodiment of a light emitting diode according to the present invention showing a modification of the light emitting diode according to the present invention shown in FIG.
제8도는 제5도에 도시된 본 발명에 따른 발광다이오드의 변형을 보인 본 발명에 따른 발광다이오드의 제4실시예의 개략적 사시도.FIG. 8 is a schematic perspective view of a fourth embodiment of a light emitting diode according to the present invention showing a modification of the light emitting diode according to the present invention shown in FIG.
제9도는 제5도와 제7도에 도시된 본 발명에 따른 실시예2와 4에 있어서, 한 변에 대해 전반사된 광자가 다른 변에 입사되는 궤적을 보인 활성영역의 평면도.FIG. 9 is a plan view of an active region of
제10a도 내지 제10d도는 인접한 두 벽면 간의 사이각의 변화에 따른 전반사영역의 확장 및 축소를 보인 함수 그래프이다.10A to 10D are function graphs showing the expansion and contraction of the total reflection area according to the change of the angle between two adjacent wall surfaces.
제11도는 제3도에 도시된 본 발명에 따른 제1실시예의 칩을 얻기 위한 웨이퍼의 커팅라인을 보인 웨이퍼의 개략적 사시도이다.FIG. 11 is a schematic perspective view of the wafer showing a cutting line of the wafer for obtaining the chip of the first embodiment according to the present invention shown in FIG.
제12도는 제5도에 도시된 본 발명에 따른 제2실시예의 칩을 얻기 위한 웨이퍼의 커팅라인을 보인 웨이퍼의 개략적 사시도이다.FIG. 12 is a schematic perspective view of the wafer showing the cutting line of the wafer for obtaining the chip of the second embodiment according to the present invention shown in FIG.
제13도는 제7도에 도시된 본 발명에 따른 제3실시예의 칩을 얻기 위한 웨이퍼의 커팅라인을 보인 웨이퍼의 개략적 사시도이다. 그리고FIG. 13 is a schematic perspective view of the wafer showing a cutting line of the wafer for obtaining the chip of the third embodiment according to the present invention shown in FIG. And
제14도는 제8도에 도시된 본 발명에 따른 제4실시예의 칩을 얻기 위한 웨이퍼의 커팅라인을 보인 웨이퍼의 개략적 사시도이다.FIG. 14 is a schematic perspective view of the wafer showing the cutting line of the wafer for obtaining the chip of the fourth embodiment according to the present invention shown in FIG.
상기 목적을 달성하기 위하여 본 발명에 의하면, 활성영역을 포함하는 결정 층이 마련된 것으로서 상기 활성영역에서 발광된 광자가 투과하는 다수의 벽면을 갖는 몸체와, 상기 활성영역에 전류를 공급하기 위하여 상기 몸체에 마련되는 전극 수단을 구비하고, 상기 몸체의 적어도 어느 일부 수직 영역의 수평단면이 삼각형인 것을 특징으로 하는 발광다이오드가 제공된다.In order to achieve the above object, according to the present invention, there is provided a crystal layer including an active region, the body having a plurality of wall surface through which photons emitted from the active region and the body for supplying current to the active region It is provided with an electrode means, and a light emitting diode is provided, characterized in that the horizontal cross-section of at least some vertical area of the body is a triangle.
상기 본 발명에 있어서, 삼각형의 단면을 가지는 상기 수직영역의 단면적이 점차적으로 증가 또는 감소되도록 하는 것이 바람직하다.In the present invention, it is preferable that the cross-sectional area of the vertical region having a triangular cross section is gradually increased or decreased.
또한, 상기 목적을 달성하기 위하여 본 발명의 다른 유형에 의하면, 활성영 역을 포함하는 결정층이 마련된 것으로서 상기 활성영역에서 발광된 광자가 투과하 는 다수의 벽면을 갖는 몸체와, 상기 활성영역에 전류를 공급하기 위하여 상기 몸 체에 마련되는 전극 수단을 구비하고, 상기 몸체의 적어도 어느 일부 수직 영역의 단면이 적어도 하나의 예각을 가지는 사변형인 것을 특징으로 하는 발광다이오드가 제공된다. 상기 본 발명에 있어서, 사변형의 단면을 가지는 상기 수직영역의 단면 적이 점차적으로 증가 또는 감소되도록 하는 것이 바람직하다.In addition, according to another type of the present invention, in order to achieve the above object, a crystal layer including an active region is provided, and a body having a plurality of wall surfaces through which photons emitted from the active region are transmitted, and in the active region. Provided with an electrode means provided in the body for supplying a current, the light emitting diode is characterized in that the cross section of at least some vertical area of the body is a quadrilateral having at least one acute angle. In the present invention, it is preferable that the cross sectional area of the vertical region having a quadrilateral cross section is gradually increased or decreased.
이하 첨부된 도면을 참조하면서 본 발명에 따른 발광다이오드의 바람직한 실 시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the light emitting diode according to the present invention will be described in detail with reference to the accompanying drawings.
이하에서 도면과 함께 설명되는 실시예들은 활성영역 및 그 상하에 상기 활 성영역에 관계되는 결정층을 구비한다. 상기 활성영역 역시 결정층의 일부로서, 일 반적으로 알려진 발광다이오드의 결정층배열구조를 가진다. 결정층의 배열구조는 예를 들어 동종접합(homojunction), 단일이종접합(single heterojunction), 또는 이중 이종접합(double heterojunction 또는 double heterostructure)을 적용할 수 있다. 대부분의 고휘도의 발광다이오드는 이중 이종접합구조를 따르지만, GaP 계열 의 녹색 및 적색 발광다이오드는 동종접합 또는 단일이종접합구조를 따른다. 상기 와 같은 결정층 배열구조의 활성영역 및 그 외 일반적으로 발광다이오드에 포함되 는 윈도우층등의 기타 기능층에 대해서는 도면 및 실시예의 설명에서 제외되지만, 그러나 이러한 일반적인 기능층은 본 발명 발광다이오드의 설계적 조건에 따라 선택적으로 포함될 수 있다.Embodiments described below with reference to the drawings include an active region and a crystal layer related to the active region above and below it. The active region is also part of a crystal layer, and generally has a crystal layer arrangement structure of a light emitting diode. The arrangement of the crystal layer may be applied to, for example, homojunction, single heterojunction, or double heterojunction or double heterostructure. Most high-brightness LEDs follow a double heterojunction structure, while GaP-based green and red LEDs follow homogeneous or single heterojunction structures. The active region of the crystal layer arrangement structure as described above and other functional layers such as a window layer generally included in the light emitting diode are excluded from the description of the drawings and the embodiments, but such a general functional layer may be used for the light emitting diode of the present invention. Can be optionally included depending on the design conditions.
[실시예 1]Example 1
제3도에 도시된 바와 같이, 칩(100)은 삼각기둥형이다. 상기 칩(100)의 중간 부분에는 활성영역(200)이 마련되고 그 상하에 결정층(300, 400)이 마련되어 있다.그리고 칩(100)의 상하면에는 상기 결정층, 특히 활성영역(200)에 전류를 공급하기 위한 수단으로서의 전극(500), (600)이 형성된다.As shown in FIG. 3, the
제4도는 활성영역(300)의 임의점(700)에서 발생된 광자 중 콘 형상의 탈출영 역(120)을 벗어난 방향으로 진행되어 1차적으로 칩(100)의 수직방향의 벽면(110)에 서 전반사된 광자의 진행 궤적을 보인 칩(100)의 단면도이다. 제4도와 이하에서 설명되는 모든 도면에서 2θc는 광자가 칩내부로부터 탈출할수 있는 입사각의 범위 즉, 임계각을 표시한다.4 is a view of the photons generated at an
제4도에 도시된 바와 같이, 임의점(700)에서 출사된 광자 중 벽면(110)의 제1탈출영역(120)으로 직접 입사한 광자(701)는 칩(100)의 외부로 발산된다. 그리고 제1탈출영역(120)을 벗어난 영역으로 입사한 광자는 1차적으로 한 벽면의 1차 전반사점(130)에서 전반사된 후 다른 벽면으로 진행하게 된다. 이때에 다른 벽면에 대한 광자의 입사각이 임계각 이내인 경우, 즉 1차 반사된 광자가 제2탈출영역(180) 내로 입사하는 경우 이 영역을 통하여 칩 외부로 탈출한다. 한편, 1차전반사 이후 2차적으로도 다른 벽면의 제2전반사점(140)에서도 전반사된 후 다시 또 다른 수직 방향의 벽면으로 반사되어 일련의 전반사과정을 거치게 되는데, 이때에 일련의 전반사과정에서 벽면에 대한 광자의 입사각이 점차 감소되어 일정한 회수의 전반사과정을 거치게 되면 결국 임계각보다 작은 각도로 어느 한 수직방향의 벽면의 제2탈출영역(180) 내로 입사되게 됨으로써 광자는 칩으로부터 탈출하게 된다. 즉, 상기와 같은 삼각형의 단면 구조를 가지는 칩은 내부적으로 벽면에 대한 광자의 입사각이 점차 감소하는 방향으로 순환하면서 1회 또는 그 이상의 전반사 과정을 거친 광자가 탈출영역 내로 입사될 수 있도록 되어 있어서 대부분의 광자가 칩의 외부로 탈출하게 되어 실제 사용가능한 광이 되게 된다. 이러한 순환과정에 의한 광자의 탈출효과는 특히 활성영역의 평면에 대해 나란한 방향으로 진행하는 광자들에 가장 강하게 나타난다.As shown in FIG. 4, the
[실시예 2]Example 2
제5도에 도시된 바와 같이, 칩(101)은 정방형이 아닌 사변형, 예를 들어 두 개의 예각을 가지는 단면을 가지는 사변기둥형이다. 전술한 실시예에서와 마찬가지 로 상기 칩(101)의 중간부분에는 활성영역(201)이 마련되고 그 상하에 상기 활성영 역(201)에 관계되는 결정층(301, 401)이 마련되어 있다. 그리고 칩(101)의 상하면 에는 상기 결정층, 특히 활성영역(201)에 전류를 공급하기 위한 수단으로서의 전극 (501), (601)이 형성된다. 위의 구조에 있어서, 상기 칩의 수평단면형상은 전술한 바와 같이 두 개의 예각을 가지는 사변형이며, 경우에 따라서는 하나 또는 3개의 예각을 가질수 있다.As shown in FIG. 5, the
제6도는 활성영역(301)의 임의 점(701)에서 발휘된 광자 중 콘 형상의 탈출영역(120)을 벗어난 방향으로 진행되어 1차적으로 칩(101)의 수직방향의 벽면(111)에서 전반사된 광자의 진행 궤적의 일례를 보인 칩(101)의 단면도이다.FIG. 6 shows the total reflection at the
제6도에 도시된 바와 같이, 임의점(701)에서 출사된 광자 중 칩의 벽면(111) 에 전반사된 광이 전술한 제1실시예에서와 같은 1회 또는 그 이상의 전반사 과정을 거쳐 광자가 벽면(111)의 탈출영역(180)을 통해 칩(101)의 외부로 탈출한다. 임의 점(701)에서 출사된 광자 중 벽면(111)의 제1탈출영역(120)으로 직접 입사한 광자 (701)는 칩(101)의 외부로 발산된다. 그리고 제1탈출영역(120)을 벗어난 영역으로 입사한 광자는 1차적으로 한 벽면의 1차 전반사점(130)에서 전반사된 후 다른 벽면 으로 진행하게 된다. 이때에 다른 벽면에 대한 광자의 입사각이 임계각 이내인 경 우, 즉 1차 반사된 광자가 제2탈출영역(180)내로 입사하는 경우 이 영역을 통하여 칩 외부로 탈출한다. 한편, 1차전반사 이후 2차적으로도 다른 벽면에서도 전반사된 광자는 다시 또 다른 벽면으로 반사되어 일련의 전반사과정을 거치게 되는데, 이때 에 일련의 전반사과정에서 벽면에 대한 광자의 입사각이 점차 감소되어 일정한 회 수의 전반사과정을 거치게 되면 결국 임계각보다 작은 각도로 어느 한 벽면의 제2 탈출영역(180) 내로 입사되게 됨으로써 광자는 칩으로부터 탈출하게 된다. 즉, 상 기와 같은 삼각형의 수평단면 구조를 가지는 칩은 내부적으로 벽면에 대한 광자의 입사각이 점차 감소하는 방향으로 1회 또는 그 이상의 일련의 전반사 과정을 거친 광자가 탈출영역 내로 입사될 수 있도록 되어 있어서 대부분의 광자가 칩의 외부로 탈출하게 되어 실제 사용가능한 광이 되게 된다. 이러한 일련의 전반사에 의한 광자의 탈출효과는 특히 활성영역의 평면에 대해 나란한 방향으로 진행하는 광자들에 가장 강하게 나타난다.As shown in FIG. 6, the light totally reflected on the
[실시예 3, 4][Examples 3 and 4]
실시예 1과 실시예 2에 있어서는 활성영역에 대해 평행한 방향으로의 구조적 대칭성이 제거, 즉 수직방향의 벽면들이 상호 나란하거나 수직하지 않도록 구조적 으로 변경되었으나, 활성영역에 대해 수직인 방향에 대해서는 구조적 대칭성이 남아 있기 때문에, 즉 칩의 상면과 하면에 대해 벽면이 수직인 상태를 유지하고 있기 때문에 칩의 수직방향, 즉 활성영역의 수직방향으로 진행하는 광자 중의 일부가 칩 내에 순환적 전반사에 의해 칩의 외부로 탈출할 수 없는 경우가 있다. 제7도와 제8도는 칩의 수직방향에 대해 벽면 간의 대칭성이 제거되고, 특히 활성영역의 평면에 대해 벽면이 일정한 각도로 기울져 있는 칩의 구조를 보인다. 이러한 구조에 의하 면, 전기 실시예 1과 2에서와 같은 내부적 반사과정을 거쳐 활성영역에서 발생된 광자가 보다 효율적으로 칩의 외부로 탈출할수 있게 된다.In Examples 1 and 2, structural symmetry in the direction parallel to the active area is removed, that is, structurally changed so that the walls in the vertical direction are not parallel or perpendicular to each other, but structurally in the direction perpendicular to the active area. Since the symmetry remains, that is, the wall surface is perpendicular to the top and bottom surfaces of the chip, some of the photons traveling in the vertical direction of the chip, that is, in the vertical direction of the active region, are caused by cyclic total reflection in the chip. You may not be able to escape outside of. 7 and 8 show the structure of the chip in which the symmetry between the wall surface is removed with respect to the vertical direction of the chip, and in particular, the wall surface is inclined at a constant angle with respect to the plane of the active region. According to this structure, the photon generated in the active region can be more efficiently escaped to the outside of the chip through the internal reflection process as in the first and second embodiments.
제7도는 칩의 수평단면 형상이 삼각형인 칩의 구조를 보이며, 제8도는 칩의 수평단면 형상이 두 개의 예각을 가지는 사변면형의 칩의 구조를 개략적으로 보인다.FIG. 7 shows the structure of a chip in which the horizontal cross-sectional shape of the chip is triangular, and FIG. 8 schematically shows the structure of a quadrilateral chip in which the horizontal cross-sectional shape of the chip has two acute angles.
실시예 3, 4에 있어서는 광자가 탈출하는 모든 수직방향의 벽면이 활성영역의 평면에 대해 일정한 경사각을 유지하도록 되어 있어서 전기 실시예 1과 2에 비해 외부양자 효율이 더 높다. 외부양자 효율의 개선의 정도는 아래의 수학식으로 표현될 수 있다.In Examples 3 and 4, all vertical wall surfaces from which photons escape have a constant inclination angle with respect to the plane of the active region, so that the external quantum efficiency is higher than those of the first and second embodiments. The degree of improvement of the external quantum efficiency can be expressed by the following equation.
위의 수학식 2에서 ne은 칩을 에워싸는 몰드물의 굴절률이며, ns는 칩의 이루고 있는 결정층의 굴절률이다.In
위의 실시예들에 있어서, 삼각형 또는 적어도 하나의 예각을 가지는 사변형 의 칩에 있어서 상하면은 칩을 제작하기 위한 웨이퍼의 구조 상 상호 나란하다. 실 시예1과 실시예3의 삼각기둥형의 칩 경우 한 벽면과 한 벽면이 이루는 사이각이 직 각, 예각 또는 둔각을 이룰 수도 있다. 그리고 실시예2와 실시예4의 사변형의 칩의 경우 인접한 벽면의 사이각이 예각을 이루는 경우, 이 사이각은 20° 내지 85°로 설정하는 것이 바람직하다. 제9도는 임의점(701)에서 발생된 광자가 첫 번째 변의 제1차 전반사점(130)에 임계각(θc)보다 큰 각도(θ1)로 벽면에 입사한 후 두 번째 벽면에 θ2의 각으로 입사하는 경우를 도시한다. 두 번째 벽면에 대한 광자의 입사각 θ2는 아래의 수학식 3으로 표현된다.In the above embodiments, in a quadrilateral or quadrilateral chip having at least one acute angle, the top and bottom surfaces are parallel to each other in the structure of the wafer for fabricating the chip. In the triangular prism chip of the first embodiment and the third embodiment, the angle formed between one wall surface and one wall surface may form a right angle, an acute angle, or an obtuse angle. In the case of the quadrilateral chip of Example 2 and Example 4, when the angle between adjacent wall surfaces forms an acute angle, it is preferable to set the angle between 20 ° and 85 °. FIG. 9 illustrates that photons generated at an
위의 수학식 3에서 α1은 상기 인접한 두 벽면간의 사이각이다. 즉, 위의 식 에 의하면 θ2는 α1과 θ1의 함수로 주어진다. 위의 식으로부터 알수 있듯이 벽면 간의 사이각인 α1을 적절히 조절함으로서 비록 첫 번째 벽면에서 전반사된 광자가 두 번째 벽면에서 전반사하는 것을 피할수 있다. 식 (3)의 관계식을 사이각 α1을매개변수로 하여 표시하면 제10a도 내지 제10d도에 도시된 바와 같은 함수 그래프를 얻을 수 있다.In Equation 3 above, α 1 is an angle between two adjacent walls. That is, according to the above equation, θ 2 is given as a function of α 1 and θ 1 . As can be seen from the above equation, by adjusting the angle α 1 between the walls properly, the photons totally reflected on the first wall can be totally avoided on the second wall. If the relational expression of equation (3) is expressed as the parameter α 1 as a parameter, a function graph as shown in FIGS. 10A to 10D can be obtained.
제10a도는 α1= π/2의 경우를 보이는 것으로서 종래 발광다이오드의 구조에 해당된다. 이경우의 문제점은 아래의 수학식 4에서 알수 있다.FIG. 10A shows a case where α 1 = π / 2, which corresponds to the structure of a conventional light emitting diode. The problem in this case can be seen in
위의 수학식 4에서 알수 있듯이, 비교적 넓은 범위(제10a도에서 음영으로 표 시된 영역)의 입사각 θ1에 대하여 두 번째 벽면에서의 입사각 θ2의 절대값이 임계 각 θc보다 크게 되어 전반사조건에 부합된다. 즉, 수학식 4의 조건으로 입사한 광자는 첫 번째 벽면에서는 물론 두 번째 벽면에서도 전반사되게 된다. 만일, 종래의 발광다이오드에서 처럼 평단면의 나머지 세 사이각이 모두 π/2, 즉 직사각형의 경 우 한번 전반사된 광자는 순환적인 전반사에 의해 칩의 외부로 빠져 나올수 없어서 사용가능한 광이 되지 못한다. 제10c도와 제10d도는 사이각 α1을 π/2 이하로 설정될 경우 전반사영역(음영으로 표시된 영역)이 크게 감소되게 된다. 특히 제10c도에서 처럼 α1을 2θc로 설정(α1= 2θc)로 하면 아래와 같은 식(5)에서와 같이 비교적 좁은 범위의 θ1에 대해서만 광자가 두 번째 벽면에서 전반사된다.As can be seen from
그러나, 실제의 발광다이오드에 있어서는 광자들이 활성영역의 중앙부분에서 생성되기 때문에 수직의 벽면에 대한 입사각 θ1이 76.1°(=3θc) 이상의 값을 갖게 될 확률이 매우 적다고 할 수 있다.However, in an actual light emitting diode, since photons are generated in the center portion of the active region, it is very unlikely that the incident angle θ 1 with respect to the vertical wall surface has a value of 76.1 ° (= 3θ c ) or more.
따라서, 대부분의 광자들이 첫 번째 벽면이나 아니면 두 번째 벽면에서 전반 사조건을 피할수 있게 된다. 한편으로 제10d도에서 처럼 α1을 2θc이하로 비교적 작게 선택하면, 두 번째 벽면에서 전반사현상을 일으키게 하는 즉 θ2의 절대값이 임계각 θc보다 크게 주어지는 θ1의 영역이 다시 확대되어 불리해진다. 이상과 같이 칩의 평단면의 한 사이각을 예각으로 설정하면, 활성영역에서 발생된 광자를 효율적으로 칩 외부로 탈출시킬 수 있게 되는데, 그 효과를 극대화시킬 수 있는 한 사이각 α1의 상한값과 하한값은 전술한 제10b도와 제10d도에 근거하여 결정할수 있다. 사이각 α1의 상한값의 경우, 제10b도의 음영영역이 제10a도의 최대음영영역의 약75% 수준 이상이 될 때는 개선효과가 미미해진다고 볼 수 있다. 따라서 α1의 상한값은 대강 아래의 수학식 6으로 얻어질수 있다.Thus, most photons can avoid total reflection on the first or second wall. On the other hand, if α 1 is selected to be smaller than 2θ c as shown in FIG. 10d, a total reflection occurs on the second wall, that is, an area of θ 1 is enlarged and disadvantageously given that the absolute value of θ 2 is larger than the critical angle θ c. . Setting the angle to be an acute angle between one of the flat end surface of the chip as described above, there is possible to efficiently escape to the outside of the chip to the photons generated in the active region, the upper limit value of a between the α 1 to maximize the effect, and The lower limit value can be determined based on the above-described FIG. 10B and FIG. 10D. In the case of the upper limit of the angle α 1 , the improvement effect may be insignificant when the shaded region of FIG. 10b is about 75% or more of the maximum shaded region of FIG. 10a. Therefore, the upper limit of α 1 can be obtained by Equation 6 below.
한편, α1의 하한값에 대해서는 α1을 θc이하로 설정하게 되면 두 번째 벽면 에서 전반사를 일으키는 입사각 θ1의 범위가 제10a도에서의 범위보다 더 크게 주어지기 때문에 크게 불리해진다. 만일 α1= θc로 설정되면 두 번째 벽면에서 전반사 를 일으키는 θ1의 폭이 제10a도에서의 경우와 동일하게 π/2 - 2θc로 주어지지만, 제10a도의 경우에 비하여 훨씬 유리하다고 할 수 있다. 그 원인은 앞에서 언급한 바와 같이 칩에서 광자들이 주로 활성영역의 중앙부분에서 생성되므로 입사각 θ1이 크게 주어질 확률이 상대적으로 낮기 때문이라 할 수 있다. 따라서 α1의 하한값은 아래의 수학식 7과 같다.On the other hand, as for the lower limit of α 1 when α 1 be set to less than two θc it becomes significantly disadvantageous because larger than the given range is in the range of the angle of incidence θ 1 Figure 10a causing a total reflection on the second wall surface. If α 1 = θ c , the width of θ 1 , which causes total reflection on the second wall, is given by π / 2-2θ c as in the case of FIG. 10a, but is much more advantageous than that of FIG. 10a. Can be. The reason for this is that as mentioned above, since photons are mainly generated in the center of the active region, the probability that the incident angle θ 1 is large is relatively low. Therefore, the lower limit of α 1 is represented by
결론적으로 상기 사이각 α1은 바람직한 범위는 아래의 수학식 8과 같다.In conclusion, the preferred range α 1 is in Equation 8 below.
이상에서 설명된 본 발명에 따른 발광다이오드의 칩은 일반적인 웨이퍼 가공 공정에 의해 얻어지게 되는데, 상기 실시예 3과 실시예 4의 경우는 칩이 왼성된 웨이퍼를 2중으로 커팅함으로써 그 벽면이 활성영역의 평면에 대해 일정각도 경사지게 형성할 수 있다.The chip of the light emitting diode according to the present invention as described above is obtained by a general wafer processing process, in the case of Example 3 and Example 4 by cutting the chip on which the chip is left, the wall surface of the active region It can be formed to be inclined at an angle with respect to the plane.
또한 상기 수학식 8의 조건은 상기 실시예 3과 4 즉, 상기 활성영역의 평면에 대한 상기 벽면의 경사각도에도 적용될 수 있는데, 그 원리는 전술한 바와 같다.In addition, the condition of Equation 8 may be applied to the inclination angle of the wall surface with respect to the third and fourth embodiments, that is, the plane of the active area, the principle is as described above.
제11도 내지 제14도는 그 순서대로 실시예1 내지 실시예4를 얻기 위한 웨이퍼의 커팅 방향을 보인 웨이퍼의 개략적 사시도이다. 제11도 내지 제12도에서 333 은 커팅라인을 표시한다.11 to 14 are schematic perspective views of the wafer showing the cutting direction of the wafer for obtaining Examples 1 to 4 in the order thereof. In Figures 11 to 12, 333 denotes a cutting line.
이상과 같은 실시예있어서, 칩의 전체적인 외형은 전술한 바와 같이 순수한 삼각 기둥형, 사변 기둥형이 될 수 있고, 필요에 따라 칩의 일부분, 예를 들어 광자의 방출에 관계되는 부분에 만 전술한 바와 같은 구조가 적용될 수 있다. 이러한 구조적 변형은 발광다이오드의 전극의 배치구조 등 외부적 요건에 따라 수반될 수 있다.In the above embodiments, the overall appearance of the chip can be pure triangular, quadrilateral, as described above, and only described above with respect to a portion of the chip, e. The structure as described may be applied. Such structural modification may be accompanied by external requirements such as an arrangement of electrodes of the light emitting diode.
이상과 같은 본 발명에 의하면, 칩내부의 순환적 전반사에 의해 칩내부에 고립되어 있던 광자를 칩의 외부로 효과적으로 탈출시켜 실제 사용가능한 광으로 만 들게 된다. 따라서, 일정한 광량을 얻기 위한 소비전력이 종래 발광다이오드에 비 해 낮고, 결과적으로 구동전류가 크게 낮아 진다. 또한 구동전류의 감소에 의해 칩 의 수명이 장구화되고, 칩 내부의 열집중 요인 중의 하나인 고립된 광자의 효과적인 방출에 의해 내부 발열을 크게 억제하게 된다.According to the present invention as described above, the photons isolated inside the chip by the cyclic total reflection inside the chip effectively escapes to the outside of the chip to make the actual usable light. Therefore, the power consumption for obtaining a constant amount of light is lower than that of the conventional light emitting diode, and as a result, the driving current is significantly lowered. In addition, the life of the chip is extended by the reduction of the driving current, and internal heat generation is greatly suppressed by the effective emission of isolated photons, which is one of the heat concentration factors inside the chip.
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