KR100244302B1 - Method for fabricating semiconductor device - Google Patents
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Abstract
반도체소자의 제조방법에 관한 것으로 특히, STI 구조의 트랜치를 형성한다음 트랜치 탑부분인 활성영역 코너 라운딩시 스팀 산화법을 이용하여 코너 라운딩 하므로써 산화막의 특성을 향상시키고 트랜치에 대한 갭 필을 용이하게 할 수 있는 반도체소자의 제조방법에 관한 것이다. 이와 같은 반도체소자의 제조방법은 반도체기판상에 절연막을 형성하는 단계, 트랜치 영역을 정의하여 트랜치 영역의 상기 절연막 및 상기 반도체기판을 선택적으로 제거하여 트랜치를 형성하는 단계, 상기 트랜치내의 상기 반도체기판에 갭 필용 절연막을 형성하는 단계, 그리고, 스팀 산화법으로 상기 반도체기판의 상기 트랜치와 상기 갭 필용 절연막의 계면에 산화막을 형성하는 단계를 포함한다.The present invention relates to a method for manufacturing a semiconductor device. In particular, an STI structure trench is formed and corner rounding is performed by steam oxidation at the corner of the active region, which is the top of the trench, thereby improving the characteristics of the oxide film and facilitating gap fill in the trench. It relates to a method for manufacturing a semiconductor device that can be. Such a method of manufacturing a semiconductor device includes forming an insulating film on a semiconductor substrate, defining a trench region to selectively remove the insulating film and the semiconductor substrate in a trench region to form a trench, and forming a trench in the semiconductor substrate in the trench. Forming a gap fill insulating film, and forming an oxide film at an interface between the trench of the semiconductor substrate and the gap fill insulating film by a steam oxidation method.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로 특히, STI구조의 트랜치를 형성한다음 트랜치 탑부인 활성영역 코너 라운딩시 스팀 산화법을 이용하여 코너라운딩하므로써 산화막의 특성을 향상시키고 트랜치에 대한 갭 필을 용이하게 할수 있는 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE
반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러가지 집적 방법중 소자격리영역(Field Region)과 소자형성영역 즉, 활성영역(Active Region)의 크기를 축소하는 방법들이 제안되고 있다. 일반적인 소자격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다. 그러나 소자가 점차로 고집적화 함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 버드비크(Bird Beak) 발생때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다. 그래서 종래 로코스를 이용한 격리영역의 형성방법에는 버드비크의 생성을 방지하거나 또는 버드비크를 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다. 그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀영역의 면적이 0.2㎛2이하를 요구하는 기가(GIGA)급 이상의 디램 에서는 격리영역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가(GIGA) 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일수 있는 트랜치(trench)를 이용한 격리영역 형성방법이 제안되었다.As semiconductor devices are increasingly integrated, methods for reducing the size of a device isolation region and a device formation region, that is, an active region, have been proposed. A LOCOS (LOCal Oxidation of Silicon) process was used as a technique for forming a device isolation region. The isolation region forming process using the LOCOS process has been widely used because of its advantages that the process is simple and excellent in reproducibility. However, as the device is increasingly integrated, the area of the active region is reduced due to the occurrence of bird beaks in the edge of the isolation oxide that extends into the active region, which is a characteristic of the isolation oxide formed by the LOCOS process. It is not suitable for use in DRAMs of more than 64MB. Therefore, in the conventional method of forming an isolation region using LOCOS, an advanced LOCOS process is proposed such as preventing the formation of bud beak or removing the bud beak to reduce the isolation region and increase the active region. Or in the manufacturing process of 256MB DRAM. However, in the process of forming the isolation region using the advanced advanced process, the area of the isolation region is large in the GIGA class or more DRAM which requires the cell area of 0.2 μm 2 or less and the field oxide film formed by the LOCOS process. As the silicon substrate is formed at the interface with the silicon substrate, the concentration of the silicon substrate is lowered due to the combination with the field oxide film, and as a result, a leakage current is generated, resulting in poor isolation characteristics. As a method of forming an isolation region, a method of forming an isolation region using a trench which can easily control the thickness of the isolation region and increase the isolation effect has been proposed.
이하에서, 첨부된 도면을 참조하여 종래 반도체소자의 제조방법을 설명하기로 한다.Hereinafter, a method of manufacturing a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 도 1b는 종래 반도체소자의 제조공정 단면도이다.1A to 1B are cross-sectional views illustrating a manufacturing process of a conventional semiconductor device.
먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)상에 패드 산화막(2)과 질화막(3)을 차례로 형성한다. 이어서, 트랜치 영역을 정의하여 트랜치 영역의 상기 질화막, 산화막 및 반도체기판(3)(2)(1)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 소정깊이의 트랜치(4)를 형성한다.First, as shown in FIG. 1A, the
도 1b에 나타낸 바와 같이, 상기 트랜치(4)내의 상기 반도체기판(1) 표면을 라이너 산화(liner oxidation)하여 라이너 산화막(5)을 형성한다.As shown in FIG. 1B, the surface of the
이때, 상기 라이너 산화막(5)은 트랜치(4)를 형성하면서 반도체기판(1)에 발생한 식각 스트레스로부터 기판을 손상을 회복시키는 것과, 상기 트랜치(4) 탑부분 측면(A)의 반도체기판(1)을 산화시켜 활성영역의 코너 라운딩(corner rounding)을 위한 것으로 퍼니스(Furnace)내에서 실시한다.At this time, the
이이서, 상기 트랜치(4)를 포함한 상기 반도체기판(1) 전면에 갭 필용 산화막을 형성한다음 화학 기계적 경면연마(CMP : Chemical Mechanical Polishing)하여 트랜치(4)내에 격리막(6)을 형성한다. 이때, 상기 화학기계적 경면연마공정전에 상기 갭 필용 산화막에 대한 열처리공정을 실시하는데 상기한 바와 같은 열처리공정은 격리막(6)으로 사용할 상기 산화막의 특성을 향상시킨다. 이때, 퍼니스 (Furnace)내에서 실시한다. 즉, 퍼니스 내에서의 열처리공정이 라이너 산화막(5)을 형성시킬때와 격리막(6)으로 사용할 산화막의 특성을 향상시킬 때 두 번이 필요한 것이다.Next, an oxide film for gap fill is formed on the entire surface of the
그리고, 상기한 바와 같은 트랜치(4) 측면의 반도체기판(1)은 활성영역인데 상기한 바와 같은 코너 라운딩 공정을 실시하지 않으면 상기 활성영역의 코너 부분에서 브레이크다운(breakdown) 특성이 저하된다.As described above, the
종래 반도체소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.The conventional method of manufacturing a semiconductor device has the following problems.
첫째, 산화막을 사용한 갭 필시 라이너 산화막이 형성된 상태에서 실시되므로 트랜치 스페이스가 좁아진 상태에서의 갭 필이 용이하지 않고, 보이드가 발생할 가능성이 높았다.First, since the gap fill using the oxide film is carried out in the state where the liner oxide film is formed, the gap fill in the narrowed trench space is not easy and voids are likely to occur.
둘째, 열처리공정이 2회로 복잡하다.Second, the heat treatment process is complicated by two times.
본 발명은 상기한 바와 같은 종래 반도체소자 제조방법의 문제점을 해결하기 위하여 안출한 것으로 반도체기판에 트랜치를 형성한다음 트랜치내에 갭 필용 절연막을 형성한후 스팀 산화법으로 트랜치 탑부분 측면의 반도체기판 활성영역의 코너를 라운딩 시키므로써 신뢰도 높은 반도체소자 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the conventional semiconductor device manufacturing method as described above, forming a trench in the semiconductor substrate, and then forming an insulating film for gap fill in the trench, and then forming a semiconductor substrate active region at the side of the trench top by steam oxidation. The purpose of the present invention is to provide a reliable method for manufacturing a semiconductor device by rounding the corners of the semiconductor device.
제1a도 내지 제1b도는 종래 반도체소자의 제조공정 단면도.1A to 1B are cross-sectional views of a manufacturing process of a conventional semiconductor device.
제2a도 내지 제2b도는 본 발명 반도체소자의 제조공정 단면도.2A to 2B are sectional views of the manufacturing process of the semiconductor device of the present invention.
〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
11 : 반도체기판 12 : 제 1 절연막11
13 : 제 2 절연막 14 : 트랜치13 second
15a : 격리막 16 : 산화막15a: separator 16: oxide film
본 발명에 따른 반도체소자의 제조방법은 반도체기판상에 절연막을 형성하는 단계, 상기 절연막 및 상기 반도체기판을 선택적으로 제거하여 트랜치를 형성하는 단계, 상기 트랜치내의 상기 반도체기판에 갭 필용 절연막을 형성하는 단계, 그리고, 스팀 산화법으로 상기 반도체기판의 상기 트랜치와 상기 갭 필용 절연막의 계면에 산화막을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to the present invention includes forming an insulating film on a semiconductor substrate, selectively removing the insulating film and the semiconductor substrate to form a trench, and forming an insulating film for gap fill in the semiconductor substrate in the trench. And forming an oxide film at an interface between the trench of the semiconductor substrate and the gap fill insulating film by a steam oxidation method.
이와 같은 본 발명 반도체소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Such a method of manufacturing a semiconductor device of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2b는 본 발명 반도체소자의 제조공정 단면도이다.2A to 2B are cross-sectional views illustrating a manufacturing process of the semiconductor device of the present invention.
먼저, 도 2a에 나타낸 바와 같이, 반도체기판(11)상에 제 1 절연막(12)과 제 2 절연막(13)을 차례로 형성한다. 이어서, 트랜치 영역을 정의하여 트랜치 영역의 상기 제 2, 제 1 절연막 및 상기 반도체기판(13)(12)(11)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 소정깊이의 트랜치(14)를 형성한다. 그다음, 상기 트랜치(14)를 포함한 상기 제 2 절연막(13)상에 갭 필용 절연막(15)을 형성한다.First, as shown in FIG. 2A, the first
도 2b에 나타낸 바와 같이, 상기 반도체기판(11)을 RTP(Rapid Thermal Processing)로 스팀 산화한다. 그러면, 상기 반도체기판(11)의 트랜치(14)와 격리막(15)의 계면에 산화막(16)이 형성된다. 즉, 기존의 갭 필용 절연막 형성후 어닐링공정 단계에서 본 발명에서는 수증기를 이용한 스팀(Steam) 산화를 실시하는 것이다. 이때, 상기 트랜치(14) 탑부분 측면의 반도체기판(11)의 활성영역 코너의 라운딩이 이루어진다.As shown in FIG. 2B, the
이와 같은 스팀 산화로 상기 트랜치(14)를 형성하면서 반도체기판(11)에 발생한 식각 스트레스로부터 기판을 손상을 회복시키고, 상기 트랜치(14) 탑부분 측면(A)의 반도체기판(11)을 산화시켜 활성영역의 코너 라운딩(corner rounding)이 되는 것이다.By forming the
그다음, 상기 갭 필용 절연마(16)을 화학기계적 경면연마(CMP : Chemical Mechanical Polishing)하여 트랜치(14)내에 격리막(16a)을 형성한다. 이때, 상기한 바와 같은 스팀 산화는 퍼니스(Furnace)내에서 실시한다.Next, the
본 발명에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.The manufacturing method of the semiconductor device according to the present invention has the following effects.
첫째, 트랜치를 형성한다음 곧바로 갭 필용 절연막을 형성하는 공정을 실시하므로 트랜치의 스페이스가 넓은 상태라 갭 필용 절연막 형성공정이 용이하여 보이드 등에 대한 문제가 없이 갭 필공정을 진행시킬 수 있다.First, since the process of forming the gap fill insulating film is performed immediately after the formation of the trench, the gap fill process is easy, and thus the gap fill process can be easily performed without problems with voids because the gap fill insulating film is easily formed.
둘째, 갭 필용 절연막 형성후 스팀 산화를 실시하므로 트랜치내에 형성된 절연막의 밀도가 향상되어 심(seam)의 발생을 감소 또는 억제시켜 신뢰도 높은 반도체소자를 제공할 수 있다.Second, since steam oxidation is performed after the gap fill insulating film is formed, the density of the insulating film formed in the trench is improved to reduce or suppress generation of seams, thereby providing a highly reliable semiconductor device.
셋째, 퍼니스 공정을 한 차례로 줄이므로 공정을 단순화를 이룰수 있다.Third, since the furnace process is reduced one by one, the process can be simplified.
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KR1019970077110A KR100244302B1 (en) | 1997-12-29 | 1997-12-29 | Method for fabricating semiconductor device |
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KR1019970077110A KR100244302B1 (en) | 1997-12-29 | 1997-12-29 | Method for fabricating semiconductor device |
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- 1997-12-29 KR KR1019970077110A patent/KR100244302B1/en not_active IP Right Cessation
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