KR100243011B1

KR100243011B1 - Lcd driving circuit

Info

Publication number: KR100243011B1
Application number: KR1019970019449A
Authority: KR
Inventors: 이돈우
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-05-20
Filing date: 1997-05-20
Publication date: 2000-02-01
Also published as: KR19980083945A

Abstract

본 발명은 엘씨디 구동 회로에 관한 것으로 특히, 게이트 시프트 클럭의 로우 구간동안 계수한 값과 메모리 블록에서 읽은 값을 비교하여 출력 인에이블 신호를 생성함으로써 게이트 구동 전압의 하이 구간을 조정하도록 함에 목적이 있다. 이러한 목적의 본 발명은 게이트 시프트 클럭(GSC)에 따라 게이트 시작 펄스(GSP)를 시프트하는 시프트 레지스터 블록과(210)과, 이 시프트 레지스터 블록(210)의 출력신호(SFT1∼SFTn)를 입력받아 출력 인에이블 신호(GOE)가 하이로 액티브되는 구간만큼 로우로 반전시키는 신호 출력 블록(220)과, 이 신호 출력 블록(220)의 출력 전압이 엘씨디의 게이트를 온시키기 위한 액정 제어용 전압(Vcom)이 되도록 전압 레벨을 업(up)시키는 레벨 시프트 블록(230)과, 이 레벨 시프트 블록(230)의 출력 전압을 엘씨디 패널로 전송하는 버퍼 블록(240)과, 게이트 시프트 클럭(GSC)의 로우 기간동안 기준 클럭(RCK)을 계수한 값과 프로그램 핀에 입력된 값에 대응하는 기설정된 계수값을 비교함에 의해 출력 인에이블 신호(GOE)를 상기 신호 출력 블록(220)에 출력하는 신호 생성 블록(250)으로 구성한다.The present invention relates to an LCD driving circuit, and more particularly, to adjust a high period of a gate driving voltage by generating an output enable signal by comparing a value counted during a low period of a gate shift clock with a value read from a memory block. . The present invention for this purpose receives a shift register block 210 for shifting the gate start pulse GSP according to the gate shift clock GSC, and the output signals SFT1 to SFTn of the shift register block 210. A signal output block 220 for inverting the output enable signal GOE as low as the period in which the output is active, and an output voltage of the signal output block 220 for controlling the liquid crystal control voltage Vcom for turning on the gate of the LCD. Low periods of the level shift block 230 for raising the voltage level so that the voltage level is increased, the buffer block 240 for transmitting the output voltage of the level shift block 230 to the LCD panel, and the gate shift clock GSC. The signal generation block outputting the output enable signal GOE to the signal output block 220 by comparing the counted value of the reference clock RCK with a preset count value corresponding to the value input to the program pin. 250) Configure.

Description

LCD Driving Circuit {LCD DRIVING CIRCUIT}

본 발명은 엘씨디(LCD)에 관한 것으로 특히, 출력 구간을 자체 조정하도록 한 엘씨디 구동 회로에 관한 것이다.The present invention relates to an LCD (LCD), and more particularly to an LCD drive circuit for self-adjusting the output period.

도1 은 종래의 엘씨디 구동 회로도로서 이에 도시된 바와 같이, 게이트 시프트 클럭(GSC)에 따라 게이트 시작 펄스(GSP)를 시프트하는 시프트 레지스터 블록(110)과, 콘트롤러(도면 미도시)에서의 출력 인에이블 신호(GOE)가 하이로 액티브되는 구간만큼 상기 시프트 레지스터 블록(110)의 출력신호(SFT1∼SFTn)를 로우로 반전시키는 신호 출력 블록(120)과, 이 신호 출력 블록(120)의 출력 전압이 엘씨디의 게이트를 온시키기 위한 액정 제어용 전압(Vcom)이 되도록 레벨 업(up)시키는 레벨 시프트 블록(130)과, 이 레벨 시프트 블록(130)의 출력 전압을 엘씨디 패널로 전송하는 버퍼 블록(140)으로 구성된다.1 is a conventional LCD driving circuit diagram, as shown therein, a shift register block 110 for shifting a gate start pulse GSP according to a gate shift clock GSC, and an output in a controller (not shown). A signal output block 120 for inverting the output signals SFT1 to SFTn of the shift register block 110 low for a period in which the enable signal GOE is active high, and an output voltage of the signal output block 120. A level shift block 130 for leveling up to be the liquid crystal control voltage Vcom for turning on the gate of the LCD, and a buffer block 140 for transmitting the output voltage of the level shift block 130 to the LCD panel. It is composed of

상기 시프트 레지스터 블록(110)은 n개의 시프트 레지스터(S.R)(110-1∼110-n)가 직렬 접속되어 구성된다.The shift register block 110 is composed of n shift registers (S.R) 110-1 to 110-n connected in series.

상기 신호 출력 블록(120)은 출력 인에이블 신호(GOE)와 시프트 레지스터 블록(110)의 n개의 출력 신호(SFT1∼SFTn)를 각기 논리 연산하는 n개의 논리 게이트(O.E)(120-1∼120-n)로 구성된다.The signal output block 120 includes n logic gates OE 120-1 to 120 that respectively perform an output enable signal GOE and n output signals SFT1 to SFTn of the shift register block 110, respectively. -n).

상기 레벨 시프트 블록(130)은 신호 출력 블록(120)의 n개의 출력 신호를 각기 레벨 업시키는 n개의 레벨 시프터(L.S)(130-1∼130-n)로 구성된다.The level shift block 130 is composed of n level shifters (L.S) 130-1 to 130-n which respectively level up the n output signals of the signal output block 120.

상기 버퍼 블록(140)은 레벨 시프트 블록(130)의 n개의 출력 신호를 엘씨디 패널에 각기 전송하는 n개의 버퍼(B.F)(140-1∼140-n)로 구성된다.The buffer block 140 is composed of n buffers (B.F) 140-1 to 140-n respectively transmitting the n output signals of the level shift block 130 to the LCD panel.

이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.Referring to the operation of the conventional circuit as follows.

도2 (b)와 같은 게이트 시작 펄스(GSP)가 시프트 레지스터 블록(110)에 입력되면 n개의 시프트 레지스터(110-1∼110-n)는 도2 (a)와 같은 게이트 시프트 클럭(GSC)에 동기되어 상기 게이트 시작 펄스(GSP)를 순차적으로 시프트시키게 된다.When the gate start pulse GSP as shown in FIG. 2B is input to the shift register block 110, the n shift registers 110-1 to 110-n are gate shift clocks GSC as shown in FIG. The gate start pulse GSP is sequentially shifted in synchronism with.

이때, 게이트 시프트 클럭(GSC)이 n회 입력된다고 가정하면 시프트 레지스터 블록(110)은 도2 (c)에서 (g)까지의 파형과 같이 게이트 시작 펄스(GSP)가 순차적으로 시프트된 n개의 신호(SFT1∼SFTn)를 출력하게 된다.In this case, assuming that the gate shift clock GSC is input n times, the shift register block 110 has n signals in which the gate start pulse GSP is sequentially shifted as shown in the waveforms of FIGS. (SFT1 to SFTn) are output.

동시에 시프트 레지스터 블록(110)에 게이트 시프트 클럭(GSC)이 입력될 때마다 콘트롤러(도면 미도시)에서 도2 (h)의 파형과 같은 출력 인에이블 신호(GOE)가 신호 출력 블록(120)에 입력되어진다.At the same time, whenever the gate shift clock GSC is input to the shift register block 110, an output enable signal GOE, such as the waveform of FIG. 2 (h), is output from the controller (not shown) to the signal output block 120. It is input.

이에 따라, 신호 출력 블록(120)는 시프트 레지스터 블록(110)에서 순차적으로 시프트되는 신호(SFT1∼SFTn)를 논리 게이트(120-1∼120-n)에서 출력 인에이블 신호(GOE)가 하이가 된 구간만큼 로우로 반전하여 레벨 시프트 블록(130)에 출력하게 된다.As a result, the signal output block 120 has the signal SFT1 to SFTn sequentially shifted in the shift register block 110 and the output enable signal GOE at the logic gates 120-1 to 120-n is high. The low level is inverted low and output to the level shift block 130.

상기의 동작은 게이트 시프트 클럭(GSC) 및 출력 인에이블 신호(GOE)가 순차적으로 액티브됨에 따라 반복적으로 수행되어진다.The above operation is repeatedly performed as the gate shift clock GSC and the output enable signal GOE are sequentially activated.

이때, 레벨 시프트 블록(130)은 신호 출력 블록(120)에서 순차적으로 출력되는 신호를 입력받아 레벨 시프터(130-1∼130-n)에서 엘씨디 패널을 구동할 수 있는 만큼의 제어용 전압(Vcom)으로 전압 레벨을 상승(up)시키게 된다.At this time, the level shift block 130 receives signals sequentially output from the signal output block 120 and controls voltage Vcom as much as the level shifters 130-1 to 130-n can drive the LCD panel. This raises the voltage level.

이에 따라, 레벨 시프트 블록(130)의 출력 전압을 입력받은 버퍼 블록(140)에서 도2 (i)에서 도2 (m)까지와 같은 신호(OUT1∼OUTn)를 버퍼(140-1∼140-n)를 통해 출력하여 엘씨디 패널의 구동을 제어하게 된다.Accordingly, in the buffer block 140 receiving the output voltage of the level shift block 130, the signals OUT1 to OUTn as shown in FIGS. 2 (i) to 2 (m) are buffered 140-1 to 140-. Output through n) to control the drive of the LCD panel.

그러나, 이러한 종래의 기술은 출력 인에이블 신호의 하이 구간을 조정하기 위한 출력 인에이블 신호(GOE)는 콘트롤러에서 고정적으로 인가되는 신호이므로 출력 인에이블 펄스의 하이 구간 조정이 자체적으로 불가능하고, 다양한 출력 인에이블 신호를 생성하기 위하여 콘트롤러에 프로그램 핀을 여러 개 구비하여야 하므로 칩 크기가 커짐은 물론 전력 소모가 증가하는 문제점이 있었다.However, in the related art, the output enable signal GOE for adjusting the high section of the output enable signal is a signal that is fixedly applied by the controller, so that the high section of the output enable pulse cannot be adjusted by itself, and various outputs are possible. In order to generate an enable signal, a plurality of program pins must be provided in the controller, thereby increasing the chip size and increasing power consumption.

따라서, 본 발명은 종래의 문제점을 개선하기 위하여 게이트 시프트 클럭의 로우 구간동안 계수한 값과 메모리 블록에서 읽은 값을 비교하여 출력 인에이블 신호를 생성함으로써 게이트 구동 전압의 하이 구간을 조정하도록 창안한 엘씨디 구동 회로를 제공함에 목적이 있다.Accordingly, in order to solve the conventional problem, the present invention compares the value counted during the low period of the gate shift clock with the value read from the memory block to generate an output enable signal to generate the high enable period of the gate driving voltage. It is an object to provide a driving circuit.

도 1은 종래의 엘씨디 구동 회로도.1 is a conventional LCD drive circuit diagram.

도 2는 도 1에서의 타이밍도.2 is a timing diagram of FIG. 1.

도 3은 본 발명에 따른 실시예의 회로도.3 is a circuit diagram of an embodiment according to the present invention.

도 4는 도 3에서 신호 생성 블록의 상세 블록도.4 is a detailed block diagram of the signal generation block in FIG.

도 5는 도 4에서의 타이밍도.5 is a timing diagram of FIG. 4.

* 도면의 주요부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings

210 : 시프트 레지스터 블록 220 : 신호 출력 블록210: shift register block 220: signal output block

230 : 레벨 시프트 블록 240 : 버퍼 블록230: level shift block 240: buffer block

250 : 신호 생성 블록 251 : 카운터250: signal generation block 251: counter

252 : 메모리 253 : 비교기252: memory 253: comparator

본 발명은 상기의 목적을 달성하기 위하여 시프트 레지스터 블록, 신호 출력 블록, 레벨 시프트 블록 및 버퍼 블록를 구비하여 엘씨디 패널을 구동하기 위한 전압을 출력하는 엘씨디 구동 회로에 있어서, 게이트 시프트 클럭의 로우 기간동안 기준 클럭을 계수한 값이 기설정된 계수값보다 크면 출력 인에이블 신호의 하이 구간을 조정하여 상기 신호 출력 블록으로 전송하는 신호 생성 블록을 포함하여 구성함을 특징으로 한다.In order to achieve the above object, the present invention has a shift register block, a signal output block, a level shift block, and a buffer block for outputting a voltage for driving an LCD panel. And a signal generation block for adjusting the high period of the output enable signal and transmitting the signal to the signal output block when the clock count value is larger than a predetermined count value.

상기 신호 생성 블록은 게이트 시프트 클럭의 로우 기간동안 기준 클럭을 계수하는 카운터와, 프로그램 핀으로 입력되는 임의의 설정값에 대응하는 데이터를 출력하는 메모리와, 상기 카운터의 출력값이 상기 메모리의 출력값보다 크면 출력 인에이블 신호를 하이로 출력하는 비교기로 구성함을 특징으로 한다.The signal generation block may include a counter for counting a reference clock during a low period of a gate shift clock, a memory for outputting data corresponding to an arbitrary setting value input to a program pin, and an output value of the counter is greater than an output value of the memory. A comparator is configured to output an output enable signal high.

이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the drawings.

도3 은 본 발명의 실시예를 보인 회로의 블록도로서 이에 도시한 바와 같이, 시프트 레지스터 블록(210), 신호 출력 블록(220), 레벨 시프트 블록(230) 및 버퍼 블록(240)을 도1 의 종래 회로와 동일하게 구성하고 게이트 시프트 클럭(GSC)의 로우 기간동안 기준 클럭(RCK)를 계수한 값과 프로그램 핀에 입력된 값에 대응하는 기설정된 계수값을 비교함에 의해 출력 인에이블 신호(GOE)의 하이 구간을 조정하여 상기 신호 출력 블록(220)에 출력하는 신호 생성 블록(250)을 포함하여 구성한다.FIG. 3 is a block diagram of a circuit showing an embodiment of the present invention. As shown in FIG. 1, a shift register block 210, a signal output block 220, a level shift block 230, and a buffer block 240 are shown in FIG. The output enable signal is constructed in the same manner as that of the conventional circuit, and by comparing the value of counting the reference clock RCK during the low period of the gate shift clock GSC with a predetermined count value corresponding to the value input to the program pin. And a signal generation block 250 that adjusts the high section of the GOE to the signal output block 220.

상기 신호 생성 블록(250)은 도4 의 상세 블록도에 도시한 바와 같이, 게이트 시프트 클럭( GSC)의 로우 기간동안 인에이블되어 기준 클럭(RCK)를 계수하는 카운터(251)와, 프로그램 핀(Pm)으로 입력된 값에 대응하는 데이터를 출력하는 메모리(252)와, 상기 카운터(251)의 출력값이 상기 메모리(252)의 출력값보다 크면 출력 인에이블 신호(GOE)를 하이로 출력하는 비교기(253)로 구성한다.As shown in the detailed block diagram of FIG. 4, the signal generation block 250 is enabled during the low period of the gate shift clock GSC to count the reference clock RCK, and the program pin 250. A memory 252 for outputting data corresponding to the value input to Pm) and a comparator for outputting an output enable signal GOE high when the output value of the counter 251 is greater than the output value of the memory 252 ( 253).

이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 도2 및 도5 의 타이밍도를 참조하여 설명하면 다음과 같다.The operation and the effect of the embodiment of the present invention configured as described above will be described with reference to the timing diagrams of FIGS. 2 and 5.

도2 (b)와 같은 게이트 시작 펄스(GSP)가 시프트 레지스터 블록(210)에 입력되면 n개의 시프트 레지스터(210-1∼210-n)가 도2 (a)와 같은 게이트 시프트 클럭(GSC)에 동기되어 상기 게이트 시작 펄스(GSP)를 순차적으로 시프트시키게 된다.When the gate start pulse GSP as shown in FIG. 2 (b) is input to the shift register block 210, n shift registers 210-1 to 210-n are inputted to the gate shift clock GSC as shown in FIG. 2 (a). The gate start pulse GSP is sequentially shifted in synchronism with.

이때, 신호 생성 블록(250)은 카운터(251)가 게이트 시프트 클럭(GSC)의 로우 기간동안 인에이블되어 기준 클럭(RCK)를 계수하고 메모리(252)가 프로그램 핀(Pm)으로 입력되는 값을 어드레스로 하여 그 어드레스에 해당하는 영역의 데이터를 출력하면 비교기(253)가 상기 카운터(251)의 출력값이 상기 메모리(252)의 출력값보다 큰 경우에만 출력 인에이블 신호(GOE)를 하이로 출력하여 신호 출력 블록(220)으로 출력하게 된다.At this time, the signal generation block 250 is a counter 251 is enabled during the low period of the gate shift clock (GSC) to count the reference clock (RCK) and the value of the memory 252 is input to the program pin (Pm). When the data of the area corresponding to the address is output as the address, the comparator 253 outputs the output enable signal GOE only when the output value of the counter 251 is larger than the output value of the memory 252. The signal output block 220 is output.

즉, 상기 신호 생성 블록(250)의 동작을 도5 의 파형도를 예를 들어 설명하면, 메모리(252)의 프로그램 핀(Pm)에 도5 (b)와 같이 (n+1)비트의 신호가 입력될 때 그 메모리(252)의 출력값이 도5 (e)와 같은 (m-1)값이라고 가정하면 도5 (c)와 같이 게이트 시프트 클럭(GSC)이 로우인 동안 카운터(251)가 도5 (a)와 같은 기준 클럭(RCK)을 계수하면 비교기(253)는 상기 카운터(251)의 계수값이 (m-2)가 될 때까지는 출력 인에이블 신호(GOE)를 로우 상태로 유지하다가 계수값이 (m-1)이 되는 시점에서 도5 (f)와 같이 출력 인에이블 신호(GOE)를 하이로 출력하여 상기 시프트 클럭(GSC)이 하이가 되는 시점에서 그 출력 인에이블 신호(GOE)를 로우로 출력시키게 된다.That is, the operation of the signal generation block 250 will be described with reference to the waveform diagram of FIG. 5, for example, a signal of (n + 1) bits to the program pin Pm of the memory 252 as shown in FIG. Assuming that the output value of the memory 252 is (m-1) as shown in Fig. 5 (e) when is inputted, the counter 251 is turned on while the gate shift clock GSC is low as shown in Fig. 5 (c). When the reference clock RCK as shown in FIG. 5A is counted, the comparator 253 keeps the output enable signal GOE low until the count value of the counter 251 becomes (m-2). At the time when the count value becomes (m-1), the output enable signal GOE is outputted high as shown in FIG. 5 (f), and the output enable signal (i) when the shift clock GSC becomes high. GOE) will be output low.

따라서, 프로그램 핀(Pm)에 입력되는 값을 임의로 조정함에 의해 출력 인에이블 신호(GOE)의 하이 구간을 조정할 수 있다.Therefore, the high period of the output enable signal GOE can be adjusted by arbitrarily adjusting the value input to the program pin Pm.

이때, 게이트 시프트 클럭(GSC)이 n회 입력된다고 가정하면 시프트 레지스터 블록(210)은 도2 (c)에서 (g)까지의 파형과 같이 게이트 시작 펄스(GSP)가 순차적으로 시프트된 n개의 신호(SFT1∼SFTn)를 출력하게 된다.In this case, assuming that the gate shift clock GSC is input n times, the shift register block 210 includes n signals in which the gate start pulse GSP is sequentially shifted as shown in the waveforms of FIGS. (SFT1 to SFTn) are output.

동시에, 시프트 레지스터 블록(210)에 게이트 시프트 클럭(GSC)이 입력될 때마다 신호 생성 블록(250)은 기준 클럭(RCK)과 게이트 시프트 클럭(GSC)에 의해 출력 인에이블 신호(GOE)를 도2 (h)의 파형과 같이 순차적으로 하이로 하여 신호 출력 블록(220)에 입력시키게 된다.At the same time, whenever the gate shift clock GSC is input to the shift register block 210, the signal generation block 250 leads the output enable signal GOE by the reference clock RCK and the gate shift clock GSC. As shown in the waveform of 2 (h), the signal is sequentially turned high and input to the signal output block 220.

이에 따라, 신호 출력 블록(220)은 논리 게이트(220-1∼220-n)가 시프트 레지스터 블록(210)에서 순차적으로 시프트되는 신호(SFT1∼SFTn)를 출력 인에이블 신호(GOE)의 하이 구간동안 로우로 반전하여 레벨 시프트 블록(230)에 출력하게 된다.Accordingly, the signal output block 220 receives the signals SFT1 to SFTn in which the logic gates 220-1 to 220-n are sequentially shifted in the shift register block 210, and the high period of the output enable signal GOE. While inverting low, the output signal is output to the level shift block 230.

이때, 레벨 시프트 블록(230)은 신호 출력 블록(220)에서 순차적으로 출력되는 신호를 입력받아 각각의 레벨 시프터(230-1∼230-n)에서 엘씨디 패널을 구동할 수 있는 만큼의 제어용 전압(Vcom)으로 전압 레벨을 상승(up)시키게 된다.In this case, the level shift block 230 receives signals sequentially output from the signal output block 220 and controls voltages enough to drive the LCD panels in the respective level shifters 230-1 to 230-n. Vcom) to raise the voltage level.

따라서, 레벨 시프트 블록(230)의 출력 전압을 입력받은 버퍼 블록(240)이 도2 (i)에서 도2 (m)까지와 같은 신호(OUT1∼OUTn)를 버퍼(240-1∼240-n)를 통해 출력하여 엘씨디 패널의 구동을 제어하게 된다.Accordingly, the buffer block 240 receiving the output voltage of the level shift block 230 receives the signals OUT1 to OUTn as shown in Figs. 2 (i) to 2 (m). Output through) to control the driving of the LCD panel.

상기에서 상세히 설명한 바와 같이 본 발명은 신호 생성 블록을 부가하여 프로그램 핀과 기준 클럭에 의해 다양한 출력 인에이블 신호를 생성할 수 있고 이로 인해 출력 인에이블 신호의 하이 구간의 조정이 자체적으로 가능하게 되어 엘씨디 패널에 최적의 게이트 구동 신호를 인가할 수 있고 이로 인해 최상의 엘씨디 화질을 표시할 수 있는 효과가 있다.As described in detail above, the present invention can generate various output enable signals by adding a signal generating block and a program pin and a reference clock, thereby allowing the high period of the output enable signal to be adjusted by itself. The optimal gate drive signal can be applied to the panel, which has the effect of displaying the best LCD image quality.

또한, 본 발명은 출력 인에이블 신호를 자체적으로 생성함에 의해 엘씨디 콘트롤러의 전력 소모를 방지함은 물론 부하와 프로그램 핀 증가로 인한 칩 크기의 증가를 방지할 수 있는 효과가 있다.In addition, the present invention has an effect that can prevent the increase of the chip size due to the increase in load and program pins, as well as preventing the power consumption of the LCD controller by generating the output enable signal itself.

Claims

An LCD drive that shifts the gate start pulse GSP according to the gate shift clock GSC and inverts the shifted signal during the time that the output enable signal GOE is active to level up enough to drive the LCD panel. In the circuit, the active time of the output enable signal (GOE) is compared by comparing the value of counting the reference clock (RCK) during the low period of the gate shift clock (GSC) with a preset value corresponding to the value input to the program pin. And a signal generation block for adjusting the control signal, the signal generation block being enabled during the low period of the gate shift clock GSC and counting the reference clock RCK, and being input to the program pin Pm. A memory for outputting data of an area corresponding to an arbitrary setting value as an address, and if the output value of the counter is larger than the output value That is configured to output the enable signal (GOE) a comparator for outputting a high-LCD driving circuit according to claim.