KR890007638Y1 - Drive selection signal generate circuits of liquid crystal display controller - Google Patents
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Abstract
내용 없음.No content.
Description
첨부된 도면은 본 고안의 회로도이다.The accompanying drawings are circuit diagrams of the subject innovation.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1,9,11 : 앤드게이트 2,12 : 오아게이트1,9,11: AND gate 2,12: OA gate
4 : 버퍼 5 : 키이매트릭스4: buffer 5: key matrix
6 : 레지스터 7 : 비교기6 register 7 comparator
8 : 카운터 10 : D-플립플롭8: Counter 10: D-Flip Flop
본 고안은 액정 텔레비젼이나 모니터에 사용되는 액정표시 장치 제어기(LCD controller ; 이하 LCD 콘트롤러라 한다)에 관한 것으로 특히 LCD 콘트롤러의 4비트 병렬모드시 LCD 구동단의 선택신호를 발생시키기 위한 회로에 관한 것이다.The present invention relates to an LCD controller (hereinafter referred to as an LCD controller) used in a liquid crystal television or a monitor, and more particularly, to a circuit for generating a selection signal of an LCD driving stage in a 4-bit parallel mode of an LCD controller. .
일반적으로 액정 텔레비젼이나 모니터에 사용되는 LCD 콘트롤러의 내부에 있는 LCD 구동단의 핀(매트릭스)을 선택하기 위한 종래의 구동선택신호 발생회로는 액정 패널에 표시되는 문자의 비트(도트)에 관계없이 전체의 LCD 구동단을 구동시키는 방식이었으므로 전력소비가 많은 문제점이 있었다.In general, the conventional drive selection signal generation circuit for selecting the pin (matrix) of the LCD drive stage inside the LCD controller used in LCD televisions or monitors is entirely independent of the bits (dots) of characters displayed on the liquid crystal panel. Since there was a way to drive the LCD drive stage of the power consumption had a lot of problems.
따라서, 본 고안은 이러한 사정을 감안하여 안출한 것으로써, 액정패널에 표시되는 문자의 스캔모드에 해당된 LCD 구동단만을 선택하여 구동단에서 소비되는 전력을 경감시키기 위한 회로를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made in view of the above circumstances, and provides a circuit for reducing the power consumed by the driving stage by selecting only the LCD driving stage corresponding to the scan mode of the characters displayed on the liquid crystal panel. have.
이러한 목적을 달성하기 위한 본 고안은 중앙처리 장치로 부터 출력되는 데이터 신호와 , 4비트 병렬모드시 1개의 LCD 구동단 만을 구동하는 키이매트릭스에 의한 데이터 신호를 저장하는 레지스터와, 액정 패널을 제어하기 위해 스토로브신호를 발생하는 스트로브 발생부를 구비한 LCD 콘트롤러에 관한 것으로써 스트로브 발생부로 부터 발생된 시프트 클럭을 계수하기 위한 카운터와, 제지스터에서 출력되는 제1신호와, 카운터에서 계수된 제2신호를 비교하여 제1신호와 제2신호가 일치될 경우 하이상태의 신호를 발생시키기 위한 비교기 및 하이 상태의 비교신호 입력시 전술한 카운터를 리셋시킴과 동시에 드라이브 선택신호를 발생시키기 위한 드라이브 선택신호 발생부로 구성시켜서 된 것이다.The present invention for achieving this purpose is to control the liquid crystal panel and the register for storing the data signal output from the central processing unit, the data signal by the key matrix driving only one LCD drive stage in the 4-bit parallel mode The present invention relates to an LCD controller having a strobe generating unit for generating a strobe signal. A counter for counting a shift clock generated from the strobe generating unit, a first signal output from a resistor, and a second signal counting at a counter. Comparing the first signal and the second signal, the comparator for generating a high state signal and the drive selection signal for generating a drive selection signal while resetting the above-mentioned counter upon input of the high state comparison signal. It was made up of wealth.
이하 본 고안을 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 고안에 따른 회로도로써, 중앙처리장치(도시하지 않았음)로부터의 명령신호인 신호(I9)는 갠드게이트(1)의 일측 입력단자에 인가되고, 그의 타측 입력단자에는 중앙처리장치에서 출력된 기입신호(AW)가 입력된다. 이러한 두개의 신호(I9,AW)가 동시에 입력된경우, 앤드게이트(1)는 이들 신호를 논리조합하여 하이상태가 신호를 발생시켜, 오아게이트(2)의 일측 입력단자에 인가한다.FIG. 1 is a circuit diagram according to the present invention, in which a signal I 9 , which is a command signal from a central processing unit (not shown), is applied to one input terminal of the gandgate 1, and the central processing unit to the other input terminal thereof. The write signal AW output from the apparatus is input. When these two signals I 9 and AW are input at the same time, the AND gate 1 logically combines these signals to generate a signal in a high state, and applies it to one input terminal of the ora gate 2.
오아게이트(2)의 타측 입력단자에는 리세신호(RESET)를 반전시키는 인버터(3)가 연결되는바, 오아게이트(2)의 출력단자는 버퍼(4)를 통과한 8비트 데이트 신호(DATE)와, 키이매트릭스(5)에 의한 소정의 신호 (예컨대 00010011)를 저장하는데 레지스터(6)의 부하단자(LOAD)에 연결되어 있다.An inverter 3 for inverting the reset signal RESET is connected to the other input terminal of the oragate 2. The output terminal of the oragate 2 is an 8-bit data signal DATE that has passed through the buffer 4. It is connected to the load terminal LOAD of the register 6 for storing a predetermined signal (for example, 00010011) by the key matrix 5.
그런데, LCD 의 1수평라인에는 80개의 캐릭터(character)가 표시될수 있는바, 4비터 병렬모드시 이에 상응하는 LCD 드라이버를 선택하기 위해 키이매트릭스(5)에는 80캐릭터를 4비티로 나눈 20에 해당하는 데이터가 입력되어야 한다. 즉 레지스터(6)에 19라는 숫자를 기억시키기 위해 키이매트릭스(5)의 단쟈(ABCDEFGH)에는 ABCDEFGH=00010011이라는 데이터 신호(24+21+20=19)가 인가되어야만 한다.However, 80 characters can be displayed on one horizontal line of the LCD. In the 4-bit parallel mode, the key matrix 5 corresponds to 20 divided by 80 bits in 80 characters to select the corresponding LCD driver. Data must be entered. That is, in order to store the number 19 in the register 6, a data signal (2 4 + 2 1 + 2 0 = 19) of ABCDEFGH = 00010011 must be applied to the ABC ABC of the key matrix 5.
이러한 상태가 되었을경우 중앙처리장치(도시하지 않았음)로부터 입력된 리세신호(RESET)는 인버터(3)에 의해 하이상태로 반전되어 오아게이트(2)의 두개의 입력단자중 한개의 입력단자에 인가되고, 오아게이트(2)는 하이상태의 신호를 출력하여 레지스터(6)의 부하단자(LOAD)에 인가한다.In such a state, the reset signal RESET input from the central processing unit (not shown) is inverted to a high state by the inverter 3, and is applied to one of the two input terminals of the oragate 2. The oA gate 2 outputs a high state signal and applies the load to the load terminal LOAD of the register 6.
그리고, 인버터(3)에서 반전된 하이상태의 신호는 버퍼(4)의 디스에이블 단자에 인가되는바, 이때 버퍼(4)는 오픈 상태가 되는 반면, 키이매트릭스(5)에 입력된 데이터 신호(0010011)가 레지스터(6)의 데이터 신호단자(Din)에 인가되어 기억된다.In addition, the high state signal inverted by the inverter 3 is applied to the disable terminal of the buffer 4. At this time, the buffer 4 is opened, whereas the data signal inputted to the key matrix 5 ( 0010011 is applied to and stored in the data signal terminal Din of the register 6.
그러면, 레지스터(6)는 그의 출력단자(Out)를 통해 소정의 데이터를 비교기(7)의 제1입력단자(A)에 인가한다.Then, the register 6 applies predetermined data to the first input terminal A of the comparator 7 through its output terminal Out.
한편, 카운터(8)는 액정패널을 제어하기 위해 스트로브 신호를 발생하는 스트로브 발생부(도시하지 않았음)로부터 출력된 시프트클럭(CLP)을 순착적으로 계수한다. 즉 카운터(8)는 시프트 클럭(CLP)이 그의 클럭단자(CK)에 하나씩 들어올 때마다 카운터를 하나씩 증가시켜 그의 출력단자(Q)를 통해 비교기(7)의 제2입력단자(B)에 입력시킨다.On the other hand, the counter 8 successively counts the shift clock CLP output from the strobe generator (not shown) that generates a strobe signal for controlling the liquid crystal panel. That is, the counter 8 increments the counter one by one every time the shift clock CLP enters its clock terminal CK and inputs it to the second input terminal B of the comparator 7 through its output terminal Q. Let's do it.
이때 비교기(7)는 레지스터(6)로부터 입력된 제1입력신호(A)와 카운터(8)로 부터 계수된 제2입력신소(B)를 비교하는바, 제1입력신호(A)와 제2입력신호(B)가 일치될 경우 즉, 1개의 수평라인에 4비트 문자가 20개 표시 될 경우 그의 출력단자(C)에서는 하이상태의 신호를 발생시켜 앤드게이트(9)의 일측 입력단자에 인가한다.At this time, the comparator 7 compares the first input signal A inputted from the register 6 with the second input source B counted from the counter 8, whereby the first input signal A and the first input signal A are made. When two input signals B coincide, that is, when 20 four-bit characters are displayed on one horizontal line, the output terminal C generates a high state signal to one input terminal of the AND gate 9. Is authorized.
그리고, 앤드게이트(9)의 타측 입력단자에는 시프트클럭(CLP)에 의해 D-플립플롭(10)의 부출력단자(Q)에서 발생된 하이상태의 신호가 인가된다. 따라서 앤드게이트(9)는 비교기(10)로부터의 입력신호와 D-플립플롭(10)의 부출력단자(Q)로 부터의 입력신호를 논리조합하여 하이상태의 신호를 발생시켜 D-플립플롭(10)의 데이터 입력단자(D)에 인가한다.A high state signal generated at the sub output terminal Q of the D-flip flop 10 is applied to the other input terminal of the AND gate 9 by the shift clock CLP. Therefore, the AND gate 9 logically combines an input signal from the comparator 10 and an input signal from the sub-output terminal Q of the D-flop flop 10 to generate a high-state signal to generate a D-flip flop. It is applied to the data input terminal D of (10).
그러면, D-플립플롭(10)은 그의 정출력단자(Q)를 통해 하이상태의 신호를 발생하여 카운터(8)의 리셋단자(RESET)에 제공하여 카운터(8)를 초기상태로 리셋시킴과 동시에 앤드게이트(11)의 일측단자에 인가한다. 이때 D-플립플롭(10)의 부출력단자(Q)는 로우상태로 반전되어 앤드게이트(9)의 타측단자에 인가되므로 앤드게이트(9)의 출력은 로우상태가 된다.Then, the D-flip flop 10 generates a high signal through its constant output terminal Q and provides the reset terminal RESET of the counter 8 to reset the counter 8 to an initial state. At the same time, it is applied to one terminal of the AND gate 11. At this time, since the negative output terminal Q of the D-flop flop 10 is inverted to a low state and applied to the other terminal of the AND gate 9, the output of the AND gate 9 is low.
한편, 앤드게이트(11)의 타측단자에는 하이상태의 시프트 클럭(CLP)이 인가되므로 앤드게이트(11)는 D-플립플롭(10)의 정출력(Q)이 하이상태로 될시에 인에블되어 그의 출력단자를 통해 하이상태의 신호를 발생시켜 오아게이트(12)의 일측 입력단자에 입력시킨다. 그러면, 오아게이트(12)는 타이밍 발생부(도시하지 않았음)에서 출력되는 신호(Q8)와 앤드게이트(11)의 출력신호를 논리조합하여 LCD 드라이버의 1수평라인에 해당되는 드라이브핀을 선택하기 위한 드라이브 선택신호(CD)를 출력킨다. 따라서 타이밍 발생부의 출력신호(Q8)가 로우상태이더라도 앤드게이트(11)의 출력이 하이상태만 되면 드라이브 선택 신호(CE)가 발생될수 있다. 또한, 신호(Q8)가 하이상태이면 앤드게이트(11)의 출력신호에 관계없이 드라이브 선택신호(CD)가 발생될수가 있다.On the other hand, since the shift clock CLP in the high state is applied to the other terminal of the AND gate 11, the AND gate 11 is applied when the positive output Q of the D-flop flop 10 becomes high. And generates a high signal through its output terminal and inputs it to one input terminal of the oragate 12. Then, the OR gate 12 logically combines the signal Q 8 output from the timing generator (not shown ) and the output signal of the AND gate 11 to select a drive pin corresponding to one horizontal line of the LCD driver. Outputs a drive selection signal (CD) for selection. Therefore, even when the output signal Q 8 of the timing generator is low, the drive selection signal CE may be generated when the output of the AND gate 11 is high. In addition, when the signal Q 8 is high, the drive selection signal CD may be generated regardless of the output signal of the AND gate 11.
결국 드라이브 선택신호(CD)가 발생되었을경우 그에 해당되는 드라이버만이 구동되는바, 전술한 바와 같이 카운터(8)는 시프트클럭(CLP)을 1∼19까지 순차적으로 계수하여 후속의 드라이버를 선택하기 위한 또 다른 드라이브선택 신호를 발생하게 된다.As a result, when a drive selection signal CD is generated, only a corresponding driver is driven. As described above, the counter 8 sequentially counts the shift clock CLP from 1 to 19 to select a subsequent driver. It will generate another drive selection signal for it.
전술한 바와 같이 본 고안에 따른 회로는 액정패의 표시되는 문자의 스캔모드에 따라 그에 해당되는 수평라인을 선택하는 드라이브 선택신호(CE)를 출력하여 해당 LCD 드라이버만를 구동시키는 반면, 나머지의 LCD 드라이버단을 구동시키지 않도록 함으로써 종래에서와 같이 전체의 LCD 드라이버단을 구동시킬 필요가 없으므로 전체의 전력소비를 경감시킬수 있는 특징으로 지닌 것이다.As described above, the circuit according to the present invention outputs a drive selection signal (CE) for selecting a horizontal line corresponding to the scan mode of the displayed characters of the liquid crystal panel to drive only the corresponding LCD driver, whereas the remaining LCD driver By not driving the stage, it is not necessary to drive the entire LCD driver stage as in the prior art, so it has a feature that can reduce the overall power consumption.
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Priority Applications (1)
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| KR2019860020569U KR890007638Y1 (en) | 1986-12-19 | 1986-12-19 | Drive selection signal generate circuits of liquid crystal display controller |
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| KR2019860020569U KR890007638Y1 (en) | 1986-12-19 | 1986-12-19 | Drive selection signal generate circuits of liquid crystal display controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR880013073U KR880013073U (en) | 1988-08-29 |
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ID=19258104
Family Applications (1)
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| KR2019860020569U KR890007638Y1 (en) | 1986-12-19 | 1986-12-19 | Drive selection signal generate circuits of liquid crystal display controller |
Country Status (1)
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| KR (1) | KR890007638Y1 (en) |
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1986
- 1986-12-19 KR KR2019860020569U patent/KR890007638Y1/en not_active IP Right Cessation
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| KR880013073U (en) | 1988-08-29 |
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