KR100240003B1

KR100240003B1 - Mpeg-1 오디오 부호화기의 오디오 신호처리 방법

Info

Publication number: KR100240003B1
Application number: KR1019970011877A
Authority: KR
Inventors: 김철호; 조성호
Original assignee: 이준우; 동양컴퓨터기술개발주식회사
Priority date: 1997-03-31
Filing date: 1997-03-31
Publication date: 2000-01-15
Also published as: KR19980075635A

Abstract

본 발명은 MPEG-1 오디오 부호화기의 오디오 신호처리 방법에 관한 것으로 부호화기는 한 패킷의 비트열을 완성함에 있어서 한 채널당 1152개의 데이터가 필요하므로 스테레오인 경우 한 패킷의 비트열을 완성하기 위해 2304개의 오디오 데이터가 필요하고, 2304개의 데이터가 디지탈 신호 처리부(DSP)로 입력되어 처리되고 있는 사이에 또다른 2304개의 데이터는 입력 선입선출 메모리(IF)에 저장된다.

이 경우 실시간 구현을 IF에 저장된 데이터의 개수가 2304개가 되기 이전에 앞서 DSP로 입력된 2304개의 데이터가 모두 처리되어 부호화된 비트열로 출력되도록 하고, DSP는 제어부에 의해 인터럽트가 걸려오면 IF에 접근하여 2304개의 데이터를 SRAM으로 옮기고 MPEG-1 오디오 부호화 알고리즘에 따라 데이터를 분석 처리하여 부호화된 비트열을 만든다.

비트열이 완성되면서 DSP는 완성된 비트열을 제어부로 전송하고 전송받은 비트열을 8비트씩 나누어 OF로 저장한다,

사용자 컴퓨터가 OF에 접근하여 저장된 데이타를 받아가는 단계들에 의해 수행되게 함으로써 부호화기가 실시간으로 동작하며 양질의 압축된 오디오 신호를 얻도록 한다.

Description

MPEG-1 오디오 부호화기의 오디오 신호처리 방법.

본 발명은 MPEG-1 오디오 부호화기의 오디오 신호처리 방법에 관한 것으로 특히, 부호화기가 실시간으로 동작하며 양질의 압축된 오디오 신호를 얻도록 한다.

디지탈 오디오는 80년대 들어서면서 대용량 저장 매체의 개발과 함께 오디오 기기의 표준이 되었다. 그러나 디지탈 오디오 데이타는 많은 정보량을 가지므로 공중파 방송등 제한된 대역폭을 갖는 매체에서 사용하기 위해서는 그 정보의 압축이 필수 적이다. 이에 80년대 후반부터 미국 유럽 일본등의 여러 연구소에서 고음질 오디오 압축 기술을 개발한 바 있으며, 이와 같은 기술은 공통적으로 기존의 데이타 압축 기법에 사람의 청각 특성을 고려하여 결합한 형태를 갖는다.

실제적인 부호화 기술의 대표적인 것으로, 동영상과 그에 부가되는 오디오 압축 방식의 표준안을 결정하는 MPEG 규격이 있고, MPEG-1은 약 1.5Mbps/s에서 동영상과 오디오를 압축할 수 있는 부호화 방식이며, 이것은 디지탈 방송을 위한 6Mbit/s 이상의 전송율을 갖는 다채널 구조의 MPEG-2로 확장되었다. 현재 이와 같은 MPEG-1 와 MPEG-2는 고음질 오디오와 고화질 비디오 압축 방식의 국제 규격으로 채택 되었다.

도1은 일반적인 MPEG-1 오디오 부호화기를 동작시키기 위해 구현한 디지탈 신호처리 보드의 하드웨어적인 블록 구성도로서 디지탈 신호 처리부(3)를 중심으로 주변에 아날로그/디지탈 변환부(1)와 SRAM(6), EPROM-2(7), EPROM-1(8)과 EPROM-3(11)의 메모리들과 16.9344MHz와 24.576MHz 두개의 클럭을 생성하여 출력하는 클럭발생기(9)와(10), 입력 선입 선출 메모리(IF : 5), 출력 선입 선출 메모리(OF : 4) 및 상기 장치들을 제어하기 위한 제어부(2)등으로 이루어진다.

본 발명을 MPEG-1 오디오 부호화기의 오디오 신호처리 방법에 관한 것으로 부호화기가 한 패킷의 비트열을 완성함에 있어서 한 채널당 1152개의 데이터가 필요하다. 따라서 스테레오인 경우 한 패킷의 비트열을 완성하기 위해 2304개의 오디오 데이터가 필요하다. 2304개의 데이터가 DSP(3)로 입력되어 처리되고 또다른 2304개의 데이터는 IF(5)에 저장된다. 이 경우 실시간 구현을 위해 IF(5)에 저장된 데이터의 개수가 2304개가 되기 이전에 앞서 DSP(3)로 입력된 2304개의 데이터가 모두 처리되어 부호화된 비트열로 출력되어야 한다.

그리고, IF(5)에 저장되는 데이터의 개수를 카운트하여 DSP(3)에 알려 주어야 하는데 이 동작을 제어부(2)가 수행하게 된다. 즉, 제어부(2)는 입력되는 데이터의 개수를 카운트하여 전체 개수가 2304개가 되면 DSP(3)에 인터럽트를 걸어주도록 한다.

MPEG-1 오디오 부호화기가 오디오 신호를 샘플링 주파수 48 kHz, 출력 비트 열 192 Kbps까지 실시간으로 처리하여 입력되는 오디오 신호를 부호화 한 후 사용자 컴퓨터에서 비트열을 받아 복호해 봄으로써 부호화기가 실시간으로 동작하고 양질의 오디오 신호가 복원됨을 목적으로 한다,

상기와 같은 목적을 달성하기 위해 본 발명은 ADC(1)에 CPU가 내장되어 있으며, 외부에서 이 CPU를 프로그램해 주어 동작하고, 이와 같은 동작은 제어부(2)에서 수행하며, ADC(1)는 샘플링 주파수를 최대 48kHz까지 사용할 수 있으며, 외부에서 클럭발생기(9)와(10)에서 생성되는 두개의 클럭을 모두 제공해 주어야 48kHz, 44.1kHz, 그리고 32kHz의 세개의 샘플링 주파수를 모두 얻을 수 있도록 하고, DSP(3)는 제어부(2)에 의해 인터럽트가 걸려오면 IF(5)에 접근하여 2304개의 데이터를 SRAM(6)으로 옮기는 단계와, MPEG-1 오디오 부호화 알고리즘에 따라 데이터를 분석 처리하여 부호화된 비트열을 만드는 단계와, 비트열이 완성된면서 DSP(3)는 완성된 비트열을 제어부(2)로 전송하는 단계와, 제어부(2)는 전송받은 비트열을 8비트씩 나누어 OF(5)로 저장 시키는 단계와, 사용자 컴퓨터가 OF(5)에 접근하여 저장된 데이타를 받아가는 단계들에 의해 수행되게 함으로써 부호화기가 실시간으로 동작하며 양질의 압축된 오디오 신호를 얻는다.

도1은 일반적인 MPEG-1 오디오 부호화기의 블럭도.

도2는 본 발명의 아날로그/디지탈 변화부와 입력 선입선출 메모리와 제어부의 신호 관계를 나타낸 블럭도.

도3은 본 발명의 디지탈 신호 처리부와 외부 장치와의 연결 블럭도.

도4는 본 발명의 어드레스 검출모듈 블럭도.

도5는 본 발명의 아날로그/디지탈 변환부 제어 모듈 블럭도.

도6은 본 발명의 출력 선입선출 메모리 구동부를 나타낸 블럭도.

도7은 본 발명의 수행단계를 나타난 플로우 차트

* 도면의 주요부분에 대한 부호의 설명

3 : DSP 4 : OF

5 : IF 6 : SRAM

7 : EPROM2 9 : CLK1

10 : CLK2 13 : 주소검출부

14 : INT_2 15 : ADC연결부

16 : SC 18 : 16분주기

19 : OF구동부

이하 본 발명을 첨부 도면에 의해 상세히 기술하면 다음과 같다.

ADC(1)가 동작되기 위해서 필요한 신호 또는 데이타 들은 도2에서 도시한 것과 같이 좌, 우 채널(L),(R)의 오디오 신호를 입력으로 받으며, 클럭입력으로는 48kHz, 44.1kHz, 32kHz의 3가지 샘플링 주파수를 얻기 위한 CLK1(9) 및 CLK2(10) 두가지 클럭발생기에서 출력되는 클럭과 제어부(2)로 부터 출력되는 제어신호들과 제어부와 데이터를 주고 받을 수 있는 8 비트 데이타 버스(ADC_DB)로 구성된다.

도2에서 보이는 것과 같이 두개의 모듈이 동작상에 동기를 맞출 수 없는 경우 중간에서 버퍼로 사용하는 선입 선출형 메모리로서 상위 데이타를 처리하는 IFH(5a)와, 하위 데이타를 처리하는 IFL(5b)이며 제어부(2)로 부터 출력되는 상위 데이타 쓰기 제어신호(IFHWR), 하위 데이타 쓰기 신호(IFLWR) 및 DSP(3)에서 나오는 읽기 제어 신호(IFRD)와 제어부(2)로 부터 테이터를 입력받은 입력 데이터 포트와 DSP(3)로 데이터를 출력하는 출력 데이타 포트로 구성된다.

메모리의 구성은 도3에서 도시된 것과 같이 DSP(3)가 모든 데이타를 32 비트 단위로 처리하며, 초기화 과정에 따라 32 비트, 8 비트 단위로 EPROM-2(7)와 EPROM-1(8)을 구성하고, SRAM(6)은 32 비트 단위로 구성해야 하며 얼마만큼의 주소를 할당할 것인가는 목표하는 처리 내용에 따라 결정하고, 이것은 표 1와 같은 결과로 나타난다,

[표 1]

상기의 OF(4)는 192Kbps의 속도로 출력되는 비트 스트림을 출력 장치에 동기를 맞추어 전송하기 위한 버퍼로 사용한다.

상기의 제어부(2)는 도4에서 도시한 것과 같이 어드레스 검출부(13)와 인터럽트_2 발생부(lNT_2 : 14)로 구성되는 어드레스 검출 모듈과, 도5에서 도시한 것과 같이 ADC연결부(15), 에지트리거부인 ET(17), 샘플카운터부인 SC(16) 및 16분주부(18)로 구성되는 ADC제어 모듈과, 도6에서 도시한 것과 같이 OF구동 모듈로 구성된다.

상기의 ADC(1)가 동작되기 위한 입출력 신호들로 초기화 동작을 제어하기 위해 신호로써 로우인 동안 ADC(1)는 정지 상태에 있다가 하이가 되면 초기화 동작이 시작되도록 하는 신호(PDWN)와, 아래 표 2과 같이 작동하는 어드레스 선택 신호(ADC_A0, ADC_A1)와,

[표 2]

ADC(1)를 접근할때 ADC(1)를 동작 시키기 위한 신호로써 로우신호일때 동작 되도록 하는 칩 셀렉트 신호(ADC_CS)와, ADC(1)에 상태 데이타 또는 디지탈로 변환된 데이타를 읽기 위해 사용되는 제어신호로 로우신호일 때 동작 되도록 하는 데이타 읽기 신호(ADC_RD)와, ADC(1)에 제어 데이타 또는 아날로그로 변환할 데이타를 쓰기 위해 사용되는 제어신호로 로우신호일 때 동작 되도록 하는 데이타 쓰기신호(ADC_WR)와, ADC제어 모듈과 데이터를 주고 받기 위한 8 비트 양방향 버스(ADC_DB)로 구성된다.

상기의 IFH(5a)와 IFL(5b)는 제어부(2)로 부터 데이타를 입력받는 입력 포트와, DSP(3)로 데이타를 출력하는 데이타를 출력하는 출력 포트로 구성하되, 입력 포트에 나타난 데이타가 IFH(5a)로 입력되어 지도록 하는 상위 데이타 쓰기 제어 신호(IFHWR)와, 입력 포트에 나타난 데이타가 IFL(5b) 로 입력되어 지도록 하는 하위 데이타 쓰기 제어 신호(IFLWR)와, IFH(5a)와 IFL(5b)로 부터 출력 포트를 통해 데이터가 출력 되어지도록 하는 읽기 신호 (IFRD)등으로 구성된다.

상기의 어드레스 검출모듈은 도4에서와 같이 어드레스 검출부(13)와 INT_2(14)는 SRAM(6), EPROM-2(7), EPROM-1(8), IF(5), OF(4)등을 선택하기 위한 어드레스 검출 신호로 표 3에서 밑줄로 표시된 주소들은 DSP(3)로 부터 제어부로 전송되어 제어부(2)에서 표 3에서와 같이 장치를 선택하도록 수행하는 A17 ∼ A23 와,

[표 3]

현재 출력된 어드레스가 유효한 것이라는 것을 나타내는 DSP(3)로 부터 출력되어 어드레스 검출부로 입력되는 신호(STRB)와, 통상적으로 프로그램이 가동되면 늘 선택되는 영역인 SRAM(6) 선택신호(SRAM)와, 로우신호로 2차 부트시에 접근되며 2차 부트가 완료되면 다음 부트때 까지 참조 되지 않게 하는 EPROM-2(7) 선택 신호(EPROM)와, DSP(3)에 외부 인터럽트가 걸리게 되면 로우신호로 동작하여 출력되는 IF(5) 선택 신호(IF)와, 일정량의 데이타 압축이 끝나면 OF(4)로 압축된 데이타를 전송하는데 이때 로우신호로 동작하여 출력되는 OF(4) 선택신호(OF)와, 전원 투입 직후 1차 부트 로딩이 시작되면 로우신호로 동작하여 출력되는 EPROM-1(8) 선택신호(BOOT)와, 전원 투입 직후 로우의 상태를 출력하여 부트 로딩이 일어나도록 한 후 BOOT신호가 로우로 되면 하이의 상태로 전환되도록 하는 INT_2 신호발생부(14)에서 발생되는 신호(INT-2)로 구성된다.

상기 ADC제어모듈의 ADC연결부(15)는 ADC(1)에 제어 코드를 입력하고, 출력된 샘플 데이타를 IF(5)로 전송하며 샘플 데이타가 IF(5)로 한번 입력될 때마다 SC(16)로 1개의 트리거 펄스를 출력하는 역할을 하되, 입력 신호들로 ET(17)에서 INT_0 신호를 발생 시킬때 기준이 되는 신호(H1)와, ADC연결부(15)와 ET(17) 및 SC(16)의 동작을 제어하는 실행/정지신호(R/S)와, 샘플링 주파수 선택신호(F-SEL)와, ADC연결부(15)의 동작에 기준이 되는 클럭을 입력하는 CLK2(10)가 16분주된 신호들로 구성되어 있으며, 출력 신호들로 DSP(3)측에 2304개의 샘플입력이 완료 되었음을 로우신호로 동작하여 알리는 인터럽트신호(INT_0)와, IFH(5b)에 데이타를 입력하기 위한 쓰기 제어 신호(IFLWR)와, IFL(5a)에 데이터를 입력하기 위한 쓰기 제어 신호 (IFHWR)와, ADC(1)에 제어코드를 입력하거나 ADC(1)로 부터 샘플 데이타를 읽어오는 8비트 버스(ADC_DB)로 구성되어 있으며, 상기 ADC제어모듈의 ET(17)은 실행/정지(R/S) 신호가 온된 상태에 있을때 트리거 신호가 가해지면 INT_0 출력이 로우가 되고, H1 클럭이 두주기가 지나가면 INT_0의 출력이 하이상태로 복원되어 2304개의 샘플이 입력되었음을 DSP(3)에 알리게 된다.

상기 ADC제어모듈의 SC(16)은 실행/정지(R/S)신호가 온된 상태에 있을때 ADC연결부(15)로부터 1개의 샘플이 입력될 때마다 한번의 카운트용 펄스신호(SF)가 입력되고, 이 신호를 2304번까지 카운트 한다음 ET(17)에 한번의 트리거 신호(TR)를 출력하는 역할을 하고, 상기 ADC제어모듈의 16분주부(18)은 24.576MHz의 클럭 입력 신호를 16분주하여 1.536MHz로 만든다음 ADC연결부(17)에 동작 기준 클럭으로 입력한다.

상기의 OF구동부(19)는 초기 RESET신호가 인가된후 OF신호가 온된 상태에서 32비트 데이타가 입력되면 8비트씩 4회에 걸쳐 OF(4)로 출력하는 역할을 하되, OF구동부를 동작 시키기 위한 칩선택 신호(OF_CS)와, OF(4)에 남아있는 필요없는 잔류 데이타를 소거시키 위해 입력되는 RESET 신호와, OF구동부(19)의 동작 기준이 되는 입력신호인 클럭(H1)과, 어드레스 검출부(13)에서 출력하여 OF구동부(19)로 입력되는 OF신호와, DSP(3)에서 출력한 부호화된 비트 스트림이 입력되는 데이타 버스인 시스템 데이타 버스(SYSTEM DATA BUS)등으로 구성되고, OF(4)에 쓰기 동작을 위해 출력 하는 제어신호(OFWR)와, DSP(3)로부터 출력된 32비트 데이타를 8비트로 나누어 4회에 걸처 OF(4)에 전송하기 위한 데이타 버스를 통해 전송하기 위한 8비트 데이타 버스(OFDB)로 구성된다.

부호화기에 전원이 가해지면 (단계 21) EPROM-3(11)에 저장되어 있는 데이터가 제어부(2)를 구성하고(단계 22), 제어부(2)의 주소검출모듈 안의 INT_2신호발생부(14)에서 로우 상태의 인터럽트신호(INT_2)를 출력하여(단계 23) EPROM-1(8)에 저장되어있는 초기화 프로그램이 DSP(3)에 적재가 일어나게 하고(단계 24), 그리고, 적재가 일어난 후 상기 제어부(2) 안의 주소검출부(13)의 출력신호로서 EPROM-1(8)선택신호인 BOOT신호가 온되면 (단계25) 로우 상태였던 인터럽트신호(INT_2)를 하이의 상태로 전환시킴으로서(단계 26) 적재 동작이 완료되어 부호화기가 다음 실행을 할 수 있도록 한다.

칩선택 신호인 ADC_CS신호가 온 되어 ADC(1)가 동작이 되며(단계27) 좌,우 채널(L), (R)을 통하여 아날로그 오디오 신호들을 ADC(1)로 입력하고 (단계28) ADC(1)의 클럭으로 CLK1(9)와 CLK2(10)에서 생성되어 출력된 두가지의 클럭을 입력 받아 48kHz, 44,1kHz, 32kHz의 3가지 샘플링 주파수를 얻고(단계 29) ADC(1)에서 아날로그 신호를 디지탈 신호로 변화 시켜 준다(단계 30).

데이타 읽기 신호 (ADC_RD)가 온되면 ADC(1)로 부텨 아날로그에서 디지탈로 변환된 데이타를 출력시켜(단계31) 8비트 양방향 데이타 버스(ADC_DB)를 통해 디지탈로 변환된 데이타를 제어부(2)로 전송한다(단계 32).

IFH(5a), IFL(5b)에 디지탈로 변환된 데이타를 쓰기위한 신호(IFHWR)(IFLWR)가 하이로 되면 (단계 33) 제어부(2)에서 나온 데이터를 입력포트를 통해 각각 IFH(5a)와 IFL(5b)로 입력 한다.(단계 34)

상기 단계 36에서 IF(5)로 입력되는 데이터의 개수를 제어부(2)의 ADC제어모듈안의 SC(16)에서 카운트 하여(단계 35) 상기의 단계 38에서 카운트된 데이터의 개수가 2304개가 되면(단계 36) 상기의 ADC제어모듈안의 SC(16)에서 트리거 신호(TR)를 ET(17)로 보내어 (단계 37) 인터럽트신호 INT_0를 DSP(3)에 보내고(단계 38), DSP(3)에 INT_0신호가 오면 제어부(2)에 읽기신호(IFRD를 보내 IF(5)에 접근하여 (단계 39) 2304개의 데이터를 SRAM(6)으로 옮긴다.(단계 40)

MPEG-1 오디오 부호화 알고리즘에 따라 데이타를 DSP(3)에서 SRAM(6)과 데이타를 주고 받으며 분석 처리하여 부호화된 비트열을 만든다.(단계 41)

비트열이 완성되면 (단계 42) DSP(3)는 완성된 비트열을 제어부(2)의 OF구동부(19)로 시스템 데이타 버스를 이용하여 전송하고,(단계 43) 상기의 OF구동부(19)는 H1클럭에 동기를 맞춰 입력될 수 있도록 한후(단계 44), 쓰기신호(OFWT)를 온시켜 (단계45) OF(4)로 데이타가 전송 될 수 있도록 하고, 상기의 비트열을 8비트씩 나누어 OF(4)에 4회에 걸쳐 출력시킨다(단계 46).

상기의 방법들에 의해 처리된 압축된 오디오 신호를 사용자 컴퓨터는 OF(4)에 접근하여 가져가는(단계 47) 단계 들에 의해 수행된다.

본 발명은 MPEG-1 오디오 부호화기의 오디오 신호처리 방법에 관한 것으로 제어부(2)가 IF(5)로 입력되는 데이타의 개수를 카운트하여 전채 데이타 개수가 2304개가 되면 DSP(3)에 인터럽트를 걸어주도록 하여, MPEG-1 오디오 부호화기가 오디오 신호를 샘플링 주파수 48 KHz, 출력 비트열 192 Kbps까지 실시간으로 처리하여 입력되는 오디오 신호를 부호화 한 후 사용자 컴퓨터에서 비트열을 받아 복호해 봄으로써 부호화기가 실시간으로 동작하고 양질의 오디오 신호가 복원되는 효과가 있다.

Claims

부호화기에 전원을 온시키면 EPROM-3(11)에 저장되어 있는 데이터를 제어부(2)에서 읽어 들여 제어를 위한 체계를 구성하고, EPROM-1(8)에 저장되어있는 초기화 프로그램을 DPS(3)에 적제가 일어나게 하는 단계와, 적제가 일어난 제어부(2) 안의 주소검출부(13)의 출력신호인 EPROM-1(8)선택신호인 BOOT신호가 온되면 INT_2신호를 하이의 상태로 전환시키는 단계와, 좌,우 채널을 통하여 아날로그 오디오 신호들을 ADC(1)로 입력하는 단계와, ADC의 클럭으로 클럭발생기(9)(10)의 두가지 클럭을 입력 받아 3가지 샘플링 주파수를 얻는 단계와, ADC(1)에서 아날로그 신호를 디지탈 신호로 변화 시키는 단계와, ADC_CS신호가 온 되면 ADC(1)가 동작되고, ADC_RD가 온되면 ADC(1)로 부터 디지탈 변환된 데이타를 출력시켜 8비트 데이타 버스인 ADC_DB를 통해 제어부(2)로 전송하는 단계와, IF(5)로 입력되는 디지탈로 변환된 데이터의 개수를 제어부(2)의 ADC제어모듈안의 SC(16)에서 카운트 하는 단계와, 상기에서 데이터의 개수가 2304개가 되면 ADC제어모듈안의 SC(16)에서 트리거 신호를 ET(17)로 보내어 인터럽트신호 INT-0를 DSP(3)에 보내는 단계와, DSP(3)에 lNT-0신호가 오면 lF(5)에 접근하여 2304개의 데이터를 SRAM(6)으로 옮기는 단계와, MPEG-1 오디오 부호화 알고리즘에 따라 데이타를 DSP(3)에서 분석 처리하여 부호화된 비트열을 만드는 단계와, 비트열이 완성되면 DSP(3)는 완성된 비트열을 제어부(2)의 OF구동부(19)로 시스템 버스를 이용하여 전송하는 단계와, 상기의 OF구동부(19)는 H1클럭에 동기를 맞춰 입력될 수 있도록 한 후, OFWR 신호를 온시켜 OF(4)로 데이타가 전송 될 수 있도록 하는 단계와 상기의 비트열을 8비트씩 나누어 OF(4)에 4회에 걸쳐 출력시키는 단계들에 의해 수행됨을 특징으로 하는 MPEC-1 오디오 부호화기의 오디오 신호처리 방법.