KR100239883B1 - Sram 장치의 비트 라인 프리챠지 및 등화회로와 데이터 라인 프리챠지 및 등화회로 - Google Patents

Sram 장치의 비트 라인 프리챠지 및 등화회로와 데이터 라인 프리챠지 및 등화회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 스태틱 램 장치(Static Random Access Memory device)의 비트라인 프리챠지 회로와 데이터 라인 프리챠지 및 등화회로에 관한 것으로서, 본 발명에 의하면, 독출 동작시 선택되는 메모리 셀의 위치에 따른 비트라인 스윙차를 일정하게 유지되도록 입력되는 어드레스 신호에 따라서 비트라인들 및 데이터라인들의 프리챠지 및 등화용 트랜지스터들을 선택적으로 구동시킬 수 있다. 그리고, 메모리 셀의 위치에 따라 공급되는 프리챠지 레벨을 제어함으로써 비트라인 스윙 및 데이터 라인 스윙을 일정하게 유지할 수 있다. 이로써, 셀 데이터 센싱시 일정한 센싱 속도를 얻을 수 있다.

Description

SRAM 장치의 비트 라인 프리챠지 및 등화회로와 데이터 라인 프리챠지 및 등화회로.
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 스태틱 램 장치(Static Random Access Memory device)의 비트라인 프리챠지 회로와 데이터 라인 프리챠지 및 등화회로에 관한 것이다.
도 1에는 독출 패스에 따른 SRAM 장치의 구성을 보여주는 블록도가 도시되어 있다.
도 1를 참조하면, SRAM 장치는 셀 어레이(100), 비트라인 프리챠지 및 등화부(200), 칼럼 패스 게이트부(300), 데이터 라인 프리챠지 및 등화부(400), 센스 앰프(500), 데이터 출력 버퍼(600), 그리고 입출력부(700)로 구성되어 있다. 상기 셀 어레이(100)는 복수개의 메모리 셀들로 이루어지며, 제 1 및 제 2 비트라인들(BL,
Figure kpo00001
)이 전기적으로 연결되어 있다. 상기 비트라인 프리챠지 및 등화부(200)와 데이터 라인 프리챠지 및 등화부(400)는 임의의 동작이 수행되기 이전에 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00002
)과 대응되는 제 1 및 제 2 데이터 라인들(SDL,
Figure kpo00003
)을 소정 전압레벨로 프리챠지하고 등화한다. 상기 칼럼 패스 게이트부(300)는 독출 동작시 선택된 메모리 셀에 연결된 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00004
)을 대응되는 상기 제 1 및 제 2 데이터 라인들(SDL,
Figure kpo00005
)로 연결하여 셀 데이터를 전달한다. 상기 센스 앰프(500)는 상기 데이터 라인들(SDL,
Figure kpo00006
)로 전달된 셀 데이터를 감지 증폭하여 상기 데이터 출력 버퍼(600)를 통해 외부로 출력하게 된다.
SRAM 장치에 있어서, 독출 동작을 간단하게 설명하면 다음과 같다. 래치 상태로 셀 데이터를 저장하고 있고 소정 메모리 셀을 선택하게 되면 선택된 메모리 셀의 셀 데이터에 의해 제 1 및 제 2 비트라인들(BL,
Figure kpo00007
)에 작은 전위차가 발생한다. 이어, 상기 칼럼 패스 게이트부(300)를 통해 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00008
)에 발생한 전위차를 대응되는 제 1 및 제 2 데이터 라인들(SDL,
Figure kpo00009
)로 전달한다. 그리고, 상기 데이터 라인들(SDL,
Figure kpo00010
)로 전달된 전위차를 감지 증폭하는 상기 센스 앰프(500)는 일련의 증폭과정을 걸쳐 상기 전위차를 큰 스윙을 갖는 신호로 변환한다. 이후 큰 스윙을 갖는 소정 신호를 입력받은 상기 데이터 출력 버퍼(600)는 상기 입출력부(700)를 통해 상기 소정 신호를 외부로 출력한다. 여기서, 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00011
)의 센싱 스윙 전압(sensing swing voltage)은, 일반적으로, 수십 mV로 유지되며, 이에 대응되는 데이터 라인들(SDL,
Figure kpo00012
)도 동일한 수준을 갖는다.
도 2A 내지 도 2B에는 종래 기술에 따른 SRAM 장치의 비트라인 및 데이터 라인 프리챠지 회로를 보여주는 회로도가 도시되어 있다.
도 2A를 참조하면, SRAM 장치의 비트라인 프리챠지 및 등화회로(200)의 프리챠지 신호 발생수단(220)은 외부로부터 인가되는 제어신호들(CNT1, CNT2)에 응답하여 소정 레벨을 갖는 프리챠지 신호(BL_PRE)를 출력한다. 상기 프리챠지 신호 발생수단(220)은 인버터(20)와 NOR 게이트(21)로 이루어졌다. 그리고, 프리챠지 및 등화수단(240)은 상기 프리챠지 신호 발생수단(220)으로부터 출력되는 상기 프리챠지 신호(BL_PRE)에 제어되는 프리챠지용 PMOS 트랜지스터들(10A, 10B)과 등화용 PMOS 트랜지스터들(12)로 이루어졌다. 만약, 상기 프리챠지 신호(BL_PRE)가 로우 레벨로 인가될 경우 상기 프리챠지용 PMOS 트랜지스터들(10A, 10B)은 턴-온되며 대응되는 비트라인들(BL,
Figure kpo00013
)을 각각 소정 레벨로 프리챠지한다. 그리고, 상기 등화용 PMOS 트랜지스터(12) 역시 상기 프리챠지 신호(BL_PRE)에 의해 턴-온되어 프리챠지된 상기 비트라인들(BL,
Figure kpo00014
)을 동일한 전압레벨로 등화(equalization)한다.
도 2B에 도시된 데이터 라인 프리챠지 및 등화회로(400)는 외부로부터 인가되는 프리챠지 신호(OWD)에 응답하여 데이터 라인들(SDL,
Figure kpo00015
)을 각각 소정 전압레벨로 프리챠지하고 이를 등화하기 위한 것이며, 상기 프리챠지 신호(OWD)에 제어되는 프리챠지용 PMOS 트랜지스터들(14A, 14B)과 등화용 PMOS 트랜지스터들(15)로 이루어졌다.
그러나, 상술한 바와같은 종래 SRAM 장치의 비트라인 프리챠지 및 등화회로와 데이터 라인 프리챠지 및 등화회로에 의하면, 롱(long) 비트라인들(BL,
Figure kpo00016
) 사이에 연결된 각 메모리 셀로부터 셀 데이터를 독출할 경우, 메모리 셀의 위치에 따라 비트라인 스윙에 차이가 발생한다. 통상적으로, 독출 동작시 비트라인의 저항 성분에 의해 칼럼 패스 게이트부(300)에 근접하지 않은 영역에 배치된 메모리 셀의 비트라인 스윙이 근접한 영역에 배치된 메모리 셀의 비트라인 스윙에 비해 작게 스윙된다. 따라서, 독출 동작시 선택된 메모리 셀의 위치에 따른 센싱 스윙의 차로 인해 센싱 속도의 편차가 발생하는 문제점이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 독출 동작시 선택된 메모리 셀의 위치에 따른 비트라인 스윙을 일정하게 유지시키기 위한 SRAM 장치의 비트라인 프리챠지 및 등화회로를 제공하는데 있다.
본 발명의 또 다른 목적은, 독출 동작시 선택된 메모리 셀의 위치에 따른 데이터 라인 스윙을 일정하게 유지시키기 위한 SRAM 장치의 데이터 라인 프리챠지 및 등화회로를 제공하는데 있다.
도 1은 독출 패스에 따른 SRAM 장치의 구성을 보여주는 블록도;
도 2는 종래 기술에 따른 비트라인 프리챠지 회로를 보여주는 회로도;
도 3은 본 발명의 일 실시예에 따른 SRAM 장치의 비트라인 프리챠지 회로를 보여주는 회로도;
도 4는 본 발명의 다른 실시예에 따른 SRAM 장치의 데이터 라인 프리챠지 회로를 보여주는 회로도도;
도 5는 본 발명에 따른 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명
100 : 셀 어레이200 : 비트라인 프리챠지 및 등화부
300 : 컬럼 패스 게이트부400 : 데이터 라인 프리챠지 및 등화부
500 : 센스 앰프600 : 데이터 출력 버퍼
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수 개의 메모리 셀들로 구성된 셀 어레이와, 상기 셀 어레이에 전기적으로 연결된 제 1 및 제 2 비트라인들과, 상기 제 1 및 제 2 비트라인들에 각각 대응되는 제 1 및 제 2 데이터 라인들과, 상기 제 1 및 제 2 비트라인들과 상기 제 1 및 제 2 데이터 라인들을 선택적으로 전기적으로 연결시키는 칼럼 패스 게이트부를 구비한 SRAM 장치의 비트라인 프리챠지 및 등화회로에 있어서, 독출 동작시 상기 제 1 및 제 2 비트라인들을 소정 전압레벨로 프리챠지하기 위해 외부로부터 인가되는 제 1 내지 제 3 신호들에 응답하여, 소정 레벨의 제 1 및 제 2 프리챠지 신호들을 출력하되, 상기 칼럼 패스 게이트부에 근접한 영역에 배치된 소정 메모리 셀들을 선택할 경우 제 1 레벨의 상기 제 1 및 제 2 프리챠지 신호들을 출력하고, 상기 칼럼 패스 게이트부에 근접하지 않은 영역에 배치된 소정 메모리 셀들이 선택될 경우 제 1 레벨의 상기 제 1 프리챠지 신호와 제 2 레벨의 상기 제 2 프리챠지 신호를 출력하는 프리챠지 신호 발생수단과; 상기 제 1 및 제 2 프리챠지 신호들에 응답하여, 상기 제 1 및 제 2 비트라인들을 소정 전압레벨로 프리챠지하고 이를 등화하는 프리챠지 및 등화수단을 포함한다.
이 실시예에 있어서, 상기 프리챠지 신호 발생수단은, 상기 제 2 신호의 위상을 반전시켜 출력하는 제 1 인버터와; 상기 제 1 신호와 상기 제 1 인버터로부터 출력되는 소정 신호를 입력받아, 상기 제 1 프리챠지 신호를 출력하는 제 1 NOR 게이트와; 상기 제 1 프리챠지 신호와 상기 제 3 신호를 입력받아, 제 4 신호를 출력하는 제 2 NOR 게이트와; 상기 제 4 신호를 입력받아, 이의 위상을 반전시킨 상기 제 2 프리챠지 신호를 출력하는 제 2 인버터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 3 신호는, 독출 동작시 상기 칼럼 패스 게이트부에 근접하지 않은 영역에 배치된 소정 메모리 셀들이 선택될 경우 하이 레벨로 인가되고 상기 칼럼 패스 게이트부에 근접한 영역에 배치된 소정 메모리 셀들이 선택될 경우 로우 레벨로 인가되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 프리챠지 및 등화수단은, 상기 제 1 프리챠지 신호가 전달되는 제 1 도전경로에 게이트 단자가 연결되며, 전원전압이 인가되는 전원단자와 상기 제 1 비트라인 사이에 채널이 연결된 제 1 프리챠지용 트랜지스터와; 상기 제 1 도전경로에 게이트 단자가 연결되며, 상기 전원단자와 상기 제 2 비트라인 사이에 채널이 연결된 제 2 프리챠지용 트랜지스터와; 상기 제 1 도전경로에 게이트 단자가 연결되며, 상기 제 1 및 제 2 비트라인들 사이에 채널이 연결된 제 1 등화용 트랜지스터와; 상기 제 2 프리챠지 신호가 전달되는 제 2 도전경로에 게이트 단자가 연결되며, 상기 전원단자와 상기 제 1 비트라인 사이에 채널이 연결된 제 3 프리챠지용 트랜지스터와; 상기 제 2 도전경로에 게이트 단자가 연결되며, 상기 전원단자와 상기 제 2 비트라인 사이에 채널이 연결된 제 4 프리챠지용 트랜지스터와; 상기 제 2 도전경로에 게이트 단자가 연결되며, 상기 제 1 및 제 2 비트라인들 사이에 채널이 연결된 제 2 등화용 트랜지스터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 내지 제 4 프리챠지용 트랜지스터들은, 증가형 p채널 MOS 트랜지스터들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 및 제 2 등화용 트랜지스터들은, 증가형 p채널 MOS 트랜지스터들로 구성되는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 복수 개의 메모리 셀들로 구성된 셀 어레이와, 상기 셀 어레이에 전기적으로 연결된 제 1 및 제 2 비트라인들과, 상기 제 1 및 제 2 비트라인들에 각각 대응되는 제 1 및 제 2 데이터 라인들과, 상기 제 1 및 제 2 비트라인들과 상기 제 1 및 제 2 데이터 라인들을 선택적으로 전기적으로 연결시키는 칼럼 패스 게이트부를 구비한 SRAM 장치의 데이터 라인 프리챠지 및 등화회로에 있어서, 독출동작시 상기 제 1 및 제 2 데이터 라인들을 소정 전압레벨로 프리챠지하기 위해 외부로부터 인가되는 제 1 신호 및 제 2 신호에 응답하여 소정 레벨의 제 3 신호를 출력하되, 상기 칼럼 패스 게이트부에 근접하지 않은 영역에 배치된 소정 메모리 셀들을 선택할 경우 제 1 레벨의 상기 제 3 신호를 출력하고, 상기 칼럼 패스 게이트부에 근접한 영역에 배치된 소정 메모리 셀들을 선택할 경우 제 2 레벨의 상기 제 3 신호를 출력하는 프리챠지 신호 발생수단과; 상기 제 1 신호와 상기 제 3 신호에 응답하여, 상기 제 1 및 제 2 데이터 라인들을 소정 전압레벨로 프리챠지하고 이를 등화하는 프리챠지 및 등화수단을 포함한다.
이 실시예에 있어서, 상기 프리챠지 신호 발생수단은, 상기 제 1 및 제 2 신호들이 각각 인가되는 제 1 및 제 2 입력단자들에 각각 입력단자가 연결된 NOR 게이트와; 상기 NOR 게이트로부터 출력되는 신호를 입력받아 이의 위상을 반전시킨 상기 제 3 신호를 출력하는 인버터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 프리챠지 및 등화수단은, 상기 제 1 입력단자에 게이트 단가가 연결되며, 전원전압이 인가되는 전원단자와 상기 제 1 데이터 라인 사이에 채널이 연결된 제 1 프리챠지용 트랜지스터와; 상기 제 1 입력단자에 게이트 단자가 연결되며, 상기 전원단자와 상기 제 2 데이터 라인 사이에 채널이 연결된 제 2 프리챠지용 트랜지스터와; 상기 제 1 입력단자에 게이트 단자가 연결되며, 상기 제 1 및 제 2 데이터 라인들 사이에 채널이 연결된 제 1 등화용 트랜지스터와; 상기 제 2 입력단자에 게이트 단가가 연결되며, 상기 전원단자와 상기 제 1 데이터 라인 사이에 채널이 연결된 제 3 프리챠지용 트랜지스터와; 상기 제 2 입력단자에 게이트 단자가 연결되며, 상기 전원단자와 상기 제 2 데이터 라인 사이에 채널이 연결된 제 4 프리챠지용 트랜지스터와; 상기 제 2 입력단자에 게이트 단자가 연결되며, 상기 제 1 및 제 2 데이터 라인들 사이에 채널이 연결된 제 2 등화용 트랜지스터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 내지 제 4 프리챠지용 트랜지스터들은, 증가형 p채널 MOS 트랜지스터들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 및 제 2 등화용 트랜지스터들은, 증가형 p채널 MOS 트랜지스터들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 신호는, 독출 동작시 상기 칼럼 패스 게이트부에 근접하지 않은 영역에 배치된 소정 메모리 셀들이 선택될 경우 하이 레벨로 인가되고 상기 칼럼 패스 게이트부에 근접한 영역에 배치된 소정 메모리 셀들이 선택될 경우 로우 레벨로 인가되는 것을 특징으로 한다.
이와같은 회로에 의해서, 칼럼 패스 게이트부에 근접한 영역에 배치된 메모리 셀들이 선택될 경우 근접하지 않은 영역에 배치된 메모리 셀들이 선택될 경우에 비해 더 많은 전류를 공급함으로써 메모리 셀의 위치에 따른 센싱 스윙을 동일하게 유지할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 5에 의거하여 상세히 설명한다.
도 3 내지 도 5에 있어서, 도 1 내지 도 2에 도시된 구성요소와 동일한 기능을 갖는 구성요소에 대해서 동일한 참조번호를 병기한다.
제 1 실시예
도 3에는 본 발명의 바람직한 제 1 실시예에 따른 비트라인 프리챠지 및 등화회로의 구성을 보여주는 블록도가 도시되어 있다.
도 3에 도시된 비트라인 프리챠지 및 등화회로는 프리챠지 신호 발생수단(220)과 프리챠지 및 등화수단(240)으로 구성되어 있다. 상기 프리챠지 신호 발생부(220)는 독출 동작시 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00017
)을 소정 전압레벨로 프리챠지하기 위해 외부로부터 인가되는 제 1 내지 제 3 신호들(CNT1, CNT2, RMSB)에 응답하여, 소정 레벨의 제 1 및 제 2 프리챠지 신호들(BL_PRE, XR_PRE)을 출력한다. 다시말해서, 상기 칼럼 패스 게이트부(300)에 근접한 영역에 배치된 소정 메모리 셀들을 즉, Bottom 셀들이 선택될 경우 로우 레벨의 상기 제 1 및 제 2 프리챠지 신호들(BL_PRE, XR_PRE)을 출력한다. 그리고, 상기 칼럼 패스 게이트부(300)에 근접하지 않은 영역에 배치된 소정 메모리 셀들, 즉 Top 셀들이 선택될 경우 로우 레벨의 상기 제 1 프리챠지 신호(BL_PRE)와 하이 레벨의 상기 제 2 프리챠지 신호(XR_PRE)를 출력한다.
상기 프리챠지 신호 발생수단(220)은 제 1 및 제 2 인버터들(20, 23)과 제 1 및 제 2 NOR 게이트들(21, 22)로 이루어졌다. 상기 제 1 인버터(20)는 상기 제 2 신호(CNT2)의 위상을 반전시켜 출력한다. 상기 제 1 NOR 게이트(21)는 상기 제 1 신호(CNT1)와 상기 제 1 인버터(20)로부터 출력되는 소정 신호를 입력받아, 상기 제 1 프리챠지 신호(BL_PRE)를 출력한다. 상기 제 2 NOR 게이트(22)는 상기 제 1 프리챠지 신호(BL_PRE)와 상기 제 3 신호(RMSB)를 입력받아, 제 4 신호(A)를 출력한다. 그리고, 상기 제 2 인버터(23)는 상기 제 4 신호(A)를 입력받아, 이의 위상을 반전시킨 상기 제 2 프리챠지 신호(XR_PRE)를 출력한다.
상기 프리챠지 및 등화수단(240)은 상기 제 1 및 제 2 프리챠지 신호들(BL_PRE, XR_PRE)에 응답하여, 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00018
)을 소정 전압레벨로 프리챠지하고 이를 등화한다. 상기 프리챠지 및 등화수단(240)은 제 1 내지 제 4 프리챠지용 트랜지스터들(10A, 10B, 11A, 11B)과 제 1 및 제 2 등화용 트랜지스터들(12, 13)로 이루어졌다. 상기 제 1 프리챠지용 트랜지스터(10A)는 상기 제 1 프리챠지 신호(BL_PRE)가 전달되는 제 1 도전경로(L1)에 게이트 단자가 연결되며, 전원전압(Vcc)이 인가되는 전원단자(1)와 상기 제 1 비트라인(BL) 사이에 채널이 연결되어 있다. 상기 제 2 프리챠지용 트랜지스터(10B)는 상기 제 1 도전경로(L1)에 게이트 단자가 연결되며, 상기 전원단자(1)와 상기 제 2 비트라인(
Figure kpo00019
) 사이에 채널이 연결되어 있다. 상기 제 1 등화용 트랜지스터(12)는 상기 제 1 도전경로(L1)에 게이트 단자가 연결되며, 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00020
) 사이에 채널이 연결되어 있다.
상기 제 3 프리챠지용 트랜지스터(11A)는 상기 제 2 프리챠지 신호(XR_PRE)가 전달되는 제 2 도전경로(L2)에 게이트 단자가 연결되며, 상기 전원단자(1)와 상기 제 1 비트라인(BL) 사이에 채널이 연결되어 있다. 상기 제 4 프리챠지용 트랜지스터(11B)는 상기 제 2 도전경로(L2)에 게이트 단자가 연결되며, 상기 전원단자(1)와 상기 제 2 비트라인(
Figure kpo00021
) 사이에 채널이 연결되어 있다. 상기 제 2 등화용 트랜지스터(13)는 상기 제 2 도전경로(L2)에 게이트 단자가 연결되며, 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00022
) 사이에 채널이 연결되어 있다.
그리고, 상기 프리챠지 신호 발생수단(220)는 상기 칼럼 패스 게이트부(300)에 근접하지 않은 영역에 배치된 소정 메모리 셀들 즉, Top 셀들이 선택될 경우 로우 레벨의 상기 제 1 프리챠지 신호(BL_PRE)와 하이 레벨의 상기 제 2 프리챠지 신호(XR_PRE)를 출력한다. 이에 따라, 상기 제 1 프리챠지 신호(BL_PRE)에 제어되는 프리챠지 및 등화용 트랜지스터들(10A, 10B, 12)은 턴-온되어 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00023
)을 원하는 레벨로 프리챠지하고 이를 등화한다. 이때, 상기 제 2 프리챠지 신호(XR_PRE)에 제어되는 프리챠지 및 등화용 트랜지스터들은 턴-오프된다.
이와 반대로, 상기 칼럼 패스 게이트부(300)에 근접한 영역에 배치된 소정 메모리 셀들 즉, Bot 셀들이 선택될 경우 상기 프리챠지 신호 발생수단(220)은 로우 레벨의 상기 제 1 및 제 2 프리챠지 신호들(BL_PRE, XR_PRE)을 출력한다. 이로인해, 상기 제 1 및 제 2 프리챠지 신호들(BL_PRE, XR_PRE)에 제어되는 프리챠지 및 등화용 트랜지스터들(10A, 10B, 11A, 11B, 12, 13)이 모두 턴-온되어, 상기 Top 셀들이 선택되었을 경우에 비해 더 많은 양의 전류를 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00024
)로 흘러주게 된다. 상기와 같이, Bot 셀들을 선택할 경우 프리챠지 및 등화수단(240)의 모든 트랜지스터들을 활성화시킴으로써, Top 셀 선택시 비트라인의 저항 성분에 의해 발생되었던 Top 셀과의 비트라인 스윙 편차를 제거함으로써 Top 셀 선택시의 비트라인 스윙과 동일한 레벨로 비트라인 스윙이 이루어진다.
제 2 실시예
도 4는 본 발명의 바람직한 제 2 실시예에 따른 데이터 라인 프리챠지 및 등화회로의 구성을 보여주는 블록도가 도시되어 있다.
도 4를 참조하면, 데이터 라인 프리챠지 및 등화회로는 프리챠지 신호 발생수단(420)과 프리챠지 및 등화수단(440)으로 구성되어 있다. 상기 프리챠지 신호 발생수단(420)은 독출동작시 상기 제 1 및 제 2 데이터 라인들(SDL,
Figure kpo00025
)을 소정 전압레벨로 프리챠지하기 위해 외부로부터 인가되는 제 1 프리챠지 신호(OWD1) 및 로우 MSB 어드레스 신호(RMSB)에 응답하여 제 2 프리챠지 신호(OWD2)를 출력한다.
상기 프리챠지 신호 발생수단(420)은 NOR 게이트(24)와 인버터(25)로 이루어졌다. 상기 NOR 게이트(24)는 상기 제 1 및 제 2 신호들(OWD1, RMSB)이 각각 인가되는 제 1 및 제 2 입력단자들(6, 7)에 각각 입력단자가 연결되어 있다. 상기 인버터(25)는 상기 NOR 게이트(24)로부터 출력되는 신호(S_B)를 입력받아 이의 위상을 반전시킨 상기 제 3 신호(OWD2)를 출력한다.
그리고, 상기 프리챠지 및 등화수단(440)은 상기 제 1 프리챠지 신호(OWD1)와 상기 로우 MSB 어드레스 신호(OWD2)에 응답하여, 상기 제 1 및 제 2 데이터 라인들(SDL,
Figure kpo00026
)을 소정 전압레벨로 프리챠지하고 이를 등화한다. 상기 프리챠지 및 등화수단(440)은 제 1 내지 제 4 프리챠지용 트랜지스터들(14A, 14B, 16A, 16B)제 1 내지 제 2 등화용 트랜지스터들(15, 17)로 이루어졌다. 상기 제 1 프리챠지용 트랜지스터(14A)는 상기 제 1 입력단자(6)에 게이트 단가가 연결되며, 전원전압(Vcc)이 인가되는 전원단자(1)와 상기 제 1 데이터 라인(SDL) 사이에 채널이 연결되어 있다. 상기 제 2 프리챠지용 트랜지스터(14B)는 상기 제 1 입력단자(6)에 게이트 단자가 연결되며, 상기 전원단자(1)와 상기 제 2 데이터 라인(
Figure kpo00027
) 사이에 채널이 연결되어 있다.
상기 제 1 등화용 트랜지스터(15)는 상기 제 1 입력단자(6)에 게이트 단자가 연결되며, 상기 제 1 및 제 2 데이터 라인들(SDL,
Figure kpo00028
) 사이에 채널이 연결되어 있다. 상기 제 3 프리챠지용 트랜지스터(16A)는 상기 제 2 입력단자(7)에 게이트 단가가 연결되며, 상기 전원단자(1)와 상기 제 1 데이터 라인(SDL) 사이에 채널이 연결되어 있다. 그리고, 상기 제 4 프리챠지용 트랜지스터(16B)는 상기 제 2 입력단자(7)에 게이트 단자가 연결되며, 상기 전원단자(1)와 상기 제 2 데이터 라인(
Figure kpo00029
) 사이에 채널이 연결되어 있다. 상기 제 2 등화용 트랜지스터(17)는 상기 제 2 입력단자(7)에 게이트 단자가 연결되며, 상기 제 1 및 제 2 데이터 라인들(SDL,
Figure kpo00030
) 사이에 채널이 연결되어 있다.
상기 프리챠지 신호 발생수단(420)은 상기 칼럼 패스 게이트부(300)에 근접하지 않은 영역에 배치된 소정 메모리 셀들을 선택할 경우 하이 레벨의 상기 제 3 신호(OWD2)를 출력한다. 그리고, 상기 칼럼 패스 게이트부(300)에 근접한 영역에 배치된 소정 메모리 셀들을 선택할 경우 로우 레벨의 상기 제 3 신호(OWD2)를 출력한다. 본 발명의 제 2 실시예에 따른 동작은 상술한 제 1 실시예와 동일한 방법으로 동작시킴으로써 데이터 라인 스윙을 동일하게 유지할 수 있다. 이에 대한 동작 결과가 도 5에 도시된 본 발명에 따른 동작 타이밍도에 잘 나타나 있다.
상기한 바와같이, 독출 동작시 선택되는 메모리 셀의 위치에 따른 비트라인 스윙차를 일정하게 유지되도록 입력되는 어드레스 신호에 따라서 비트라인들 및 데이터라인들의 프리챠지 및 등화용 트랜지스터들을 선택적으로 구동시킬 수 있다. 그리고, 메모리 셀의 위치에 따라 공급되는 프리챠지 레벨을 제어함으로써 비트라인 스윙 및 데이터 라인 스윙을 일정하게 유지할 수 있다. 이로써, 셀 데이터 센싱시 일정한 센싱 속도를 얻을 수 있다.

Claims (12)

  1. 복수 개의 메모리 셀들로 구성된 셀 어레이(100)와, 상기 셀 어레이(100)에 전기적으로 연결된 제 1 및 제 2 비트라인들(BL,
    Figure kpo00031
    )과, 상기 제 1 및 제 2 비트라인들(BL,
    Figure kpo00032
    )에 각각 대응되는 제 1 및 제 2 데이터 라인들(SDL,
    Figure kpo00033
    )과, 상기 제 1 및 제 2 비트라인들(BL,
    Figure kpo00034
    )과 상기 제 1 및 제 2 데이터 라인들(SDL,
    Figure kpo00035
    )을 선택적으로 전기적으로 연결시키는 칼럼 패스 게이트부(300)를 구비한 SRAM 장치의 비트라인 프리챠지 및 등화회로에 있어서,
    독출 동작시 상기 제 1 및 제 2 비트라인들(BL,
    Figure kpo00036
    )을 소정 전압레벨로 프리챠지하기 위해 외부로부터 인가되는 제 1 내지 제 3 신호들(CNT1, CNT2, RMSB)에 응답하여, 소정 레벨의 제 1 및 제 2 프리챠지 신호들(BL_PRE, XR_PRE)을 출력하되,
    상기 칼럼 패스 게이트부(300)에 근접한 영역에 배치된 소정 메모리 셀들을 선택할 경우 제 1 레벨의 상기 제 1 및 제 2 프리챠지 신호들(BL_PRE, XR_PRE)를 출력하고, 상기 칼럼 패스 게이트부(300)에 근접하지 않은 영역에 배치된 소정 메모리 셀들이 선택될 경우 제 1 레벨의 상기 제 1 프리챠지 신호(BL_PRE)와 제 2 레벨의 상기 제 2 프리챠지 신호(XR_PRE)를 출력하는 프리챠지 신호 발생수단(220)과;
    상기 제 1 및 제 2 프리챠지 신호들(BL_PRE, XR_PRE)에 응답하여, 상기 제 1 및 제 2 비트라인들(BL,
    Figure kpo00037
    )을 소정 전압레벨로 프리챠지하고 이를 등화하는 프리챠지 및 등화수단(240)을 포함하는 것을 특징으로 하는 SRAM 장치의 비트라인 프리챠지 및 등화회로.
  2. 제 1 항에 있어서,
    상기 프리챠지 신호 발생수단(220)은;
    상기 제 2 신호(CNT2)의 위상을 반전시켜 출력하는 제 1 인버터(20)와;
    상기 제 1 신호(CNT1)와 상기 제 1 인버터(20)로부터 출력되는 소정 신호를 입력받아, 상기 제 1 프리챠지 신호(BL_PRE)를 출력하는 제 1 NOR 게이트(21)와;
    상기 제 1 프리챠지 신호(BL_PRE)와 상기 제 3 신호(RMSB)를 입력받아, 제 4 신호(A)를 출력하는 제 2 NOR 게이트(22)와;
    상기 제 4 신호(A)를 입력받아, 이의 위상을 반전시킨 상기 제 2 프리챠지 신호(XR_PRE)를 출력하는 제 2 인버터(23)로 구성되는 것을 특징으로 하는 SRAM 장치의 비트라인 프리챠지 및 등화회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 신호(RMSB)는;
    독출 동작시 상기 칼럼 패스 게이트부(300)에 근접하지 않은 영역에 배치된 소정 메모리 셀들이 선택될 경우 하이 레벨(high level)로 인가되고 상기 칼럼 패스 게이트부(300)에 근접한 영역에 배치된 소정 메모리 셀들이 선택될 경우 로우 레벨(low level)로 인가되는 것을 특징으로 하는 SRAM 장치의 비트라인 프리챠지 및 등화회로.
  4. 제 1 항에 있어서,
    상기 프리챠지 및 등화수단(240)은;
    상기 제 1 프리챠지 신호(BL_PRE)가 전달되는 제 1 도전경로(L1)에 게이트 단자가 연결되며, 전원전압(Vcc)이 인가되는 전원단자(1)와 상기 제 1 비트라인(BL) 사이에 채널이 연결된 제 1 프리챠지용 트랜지스터(10A)와,
    상기 제 1 도전경로(L1)에 게이트 단자가 연결되며, 상기 전원단자(1)와 상기 제 2 비트라인(
    Figure kpo00038
    ) 사이에 채널이 연결된 제 2 프리챠지용 트랜지스터(10B)와,
    상기 제 1 도전경로(L1)에 게이트 단자가 연결되며, 상기 제 1 및 제 2 비트라인들(BL,
    Figure kpo00039
    ) 사이에 채널이 연결된 제 1 등화용 트랜지스터(12)와,
    상기 제 2 프리챠지 신호(XR_PRE)가 전달되는 제 2 도전경로(L2)에 게이트 단자가 연결되며, 상기 전원단자(1)와 상기 제 1 비트라인(BL) 사이에 채널이 연결된 제 3 프리챠지용 트랜지스터(11A)와,
    상기 제 2 도전경로(L2)에 게이트 단자가 연결되며, 상기 전원단자(1)와 상기 제 2 비트라인(
    Figure kpo00040
    ) 사이에 채널이 연결된 제 4 프리챠지용 트랜지스터(11B)와,
    상기 제 2 도전경로(L2)에 게이트 단자가 연결되며, 상기 제 1 및 제 2 비트라인들(BL,
    Figure kpo00041
    ) 사이에 채널이 연결된 제 2 등화용 트랜지스터(13)로 구성되는 것을 특징으로 하는 SRAM 장치의 비트라인 프리챠지 및 등화회로.
  5. 제 4 항에 있어서,
    상기 제 1 내지 제 4 프리챠지용 트랜지스터들(10A, 10B, 11A, 11B)은;
    증가형 p채널 MOS 트랜지스터들로 구성되는 것을 특징으로 하는 SRAM 장치의 비트라인 프리챠지 및 등화회로.
  6. 제 4 항에 있어서,
    상기 제 1 및 제 2 등화용 트랜지스터들(12, 13)은;
    증가형 p채널 MOS 트랜지스터들로 구성되는 것을 특징으로 하는 SRAM 장치의 비트라인 프리챠지 및 등화회로.
  7. 복수 개의 메모리 셀들로 구성된 셀 어레이(100)와, 상기 셀 어레이(100)에 전기적으로 연결된 제 1 및 제 2 비트라인들(BL,
    Figure kpo00042
    )과, 상기 제 1 및 제 2 비트라인들(BL,
    Figure kpo00043
    )에 각각 대응되는 제 1 및 제 2 데이터 라인들(SDL,
    Figure kpo00044
    )과, 상기 제 1 및 제 2 비트라인들(BL,
    Figure kpo00045
    )과 상기 제 1 및 제 2 데이터 라인들(SDL,
    Figure kpo00046
    )을 선택적으로 전기적으로 연결시키는 칼럼 패스 게이트부(300)를 구비한 SRAM 장치의 데이터 라인 프리챠지 및 등화회로에 있어서,
    독출동작시 상기 제 1 및 제 2 데이터 라인들(SDL,
    Figure kpo00047
    )을 소정 전압레벨로 프리챠지하기 위해 외부로부터 인가되는 제 1 신호(OWD1) 및 제 2 신호(RMSB)에 응답하여 소정 레벨의 제 3 신호(OWD2)를 출력하되,
    상기 칼럼 패스 게이트부(300)에 근접하지 않은 영역에 배치된 소정 메모리 셀들을 선택할 경우 제 1 레벨의 상기 제 3 신호(OWD2)를 출력하고, 상기 칼럼 패스 게이트부(300)에 근접한 영역에 배치된 소정 메모리 셀들을 선택할 경우 제 2 레벨의 상기 제 3 신호(OWD2)를 출력하는 프리챠지 신호 발생수단(420)과;
    상기 제 1 신호(OWD1)와 상기 제 3 신호(OWD2)에 응답하여, 상기 제 1 및 제 2 데이터 라인들(SDL,
    Figure kpo00048
    )을 소정 전압레벨로 프리챠지하고 이를 등화하는 프리챠지 및 등화수단(440)을 포함하는 것을 특징으로 하는 SRAM 장치의 데이터 라인 프리챠지 및 등화회로.
  8. 제 7 항에 있어서,
    상기 프리챠지 신호 발생수단(420)은;
    상기 제 1 및 제 2 신호들(OWD1, RMSB)이 각각 인가되는 제 1 및 제 2 입력단자들(6, 7)에 각각 입력단자가 연결된 NOR 게이트(24)와,
    상기 NOR 게이트(24)로부터 출력되는 신호(S_B)를 입력받아 이의 위상을 반전시킨 상기 제 3 신호(OWD2)를 출력하는 인버터(25)로 구성되는 것을 특징으로 하는 SRAM 장치의 데이터 라인 프리챠지 및 등화회로.
  9. 제 7 항에 있어서,
    상기 프리챠지 및 등화수단(440)은;
    상기 제 1 입력단자(6)에 게이트 단가가 연결되며, 전원전압(Vcc)이 인가되는 전원단자(1)와 상기 제 1 데이터 라인(SDL) 사이에 채널이 연결된 제 1 프리챠지용 트랜지스터(14A)와,
    상기 제 1 입력단자(6)에 게이트 단자가 연결되며, 상기 전원단자(1)와 상기 제 2 데이터 라인(
    Figure kpo00049
    ) 사이에 채널이 연결된 제 2 프리챠지용 트랜지스터(14B)와,
    상기 제 1 입력단자(6)에 게이트 단자가 연결되며, 상기 제 1 및 제 2 데이터 라인들(SDL,
    Figure kpo00050
    ) 사이에 채널이 연결된 제 1 등화용 트랜지스터(15)와,
    상기 제 2 입력단자(7)에 게이트 단가가 연결되며, 상기 전원단자(1)와 상기 제 1 데이터 라인(SDL) 사이에 채널이 연결된 제 3 프리챠지용 트랜지스터(16A)와,
    상기 제 2 입력단자(7)에 게이트 단자가 연결되며, 상기 전원단자(1)와 상기 제 2 데이터 라인(
    Figure kpo00051
    ) 사이에 채널이 연결된 제 4 프리챠지용 트랜지스터(16B)와,
    상기 제 2 입력단자(7)에 게이트 단자가 연결되며, 상기 제 1 및 제 2 데이터 라인들(SDL,
    Figure kpo00052
    ) 사이에 채널이 연결된 제 2 등화용 트랜지스터(17)로 구성되는 것을 특징으로 하는 SRAM 장치의 데이터 라인 프리챠지 및 등화회로.
  10. 제 9 항에 있어서,
    상기 제 1 내지 제 4 프리챠지용 트랜지스터들(14A, 14B, 16A, 16B)은;
    증가형 p채널 MOS 트랜지스터들로 구성되는 것을 특징으로 하는 SRAM 장치의 데이터 라인 프리챠지 및 등화회로.
  11. 제 9 항에 있어서,
    상기 제 1 및 제 2 등화용 트랜지스터들(15, 17)은;
    증가형 p채널 MOS 트랜지스터들로 구성되는 것을 특징으로 하는 SRAM 장치의 데이터 라인 프리챠지 및 등화회로.
  12. 제 7 항 또는 제 9 항에 있어서,
    상기 제 2 신호(RMSB)는;
    독출 동작시 상기 칼럼 패스 게이트부(300)에 근접하지 않은 영역에 배치된 소정 메모리 셀들이 선택될 경우 하이 레벨(high level)로 인가되고 상기 칼럼 패스 게이트부(300)에 근접한 영역에 배치된 소정 메모리 셀들이 선택될 경우 로우 레벨(low level)로 인가되는 것을 특징으로 하는 SRAM 장치의 데이터 라인 프리챠지 및 등화회로.
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