KR100239289B1

KR100239289B1 - Interleaver of atm

Info

Publication number: KR100239289B1
Application number: KR1019970022901A
Authority: KR
Inventors: 김재형
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-06-03
Filing date: 1997-06-03
Publication date: 2000-01-15
Also published as: KR19990000174A

Abstract

본 발명은 무선채널을 이용하여 ATM 셀을 전송하는 ATM 셀 전송장치에 있어서, ATM 셀 헤더내의 비트를 일정 간격마다 ATM 셀의 페이로드내에 삽입하여 전송할 수 있도록 한 ATM 셀의 인터리버에 관한 것으로, 라이트 제어부의 제어신호에 따라 40 비트인 ATM 셀 데이터의 헤더 부분을 메모리 소자에 저장하고 이어 ATM 셀 데이터의 페이로드 부분도 메모리 소장에 저장한 후, 리드 제어부의 제어신호에 따라 상기 메모리 소장에 저장된 ATM 셀 데이터의 페이로드 부분의 일정 비트를 출력시킨 다음 헤더내의 1 비트를 차례로 출력시킴으로써 ATM 셀 데이터의 페이로드내에 10 비트 간격으로 헤더내의 비트가 삽입되어 인터리빙된 ATM 셀 데이터를 전송함을 특징으로 하며, 기존의 유선 환경에 적합한 ATM 전송 기술과 셀 헤더 에러정정 폐기 알고리즘에 인터리버 기술을 적용함에 따라 무선 ATM 전송에 그대로 사용이 가능하며, 특히 10 비트 이하의 연속된 버스트 에러가 전송중에 발생하더라도 수신단에서 헤더의 1 비트의 에러를 검출하여 정정할 수 있어 셀 헤더의 복구가 가능해짐에 따라 셀의 폐기율을 대폭 감소시킬 수 있게 되는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interleaver of an ATM cell in which an ATM cell transmission apparatus for transmitting an ATM cell using a radio channel inserts and transmits bits in an ATM cell header into a payload of an ATM cell at regular intervals. According to the control signal of the control unit, the header portion of the 40-bit ATM cell data is stored in the memory device, and then the payload portion of the ATM cell data is also stored in the memory holding, and the ATM stored in the memory holding according to the control signal of the read control unit. By outputting a predetermined bit of the payload portion of the cell data and then outputting one bit in the header in sequence, bits in the header are inserted at intervals of 10 bits in the payload of the ATM cell data to transmit interleaved ATM cell data. Uses interleaver technology for ATM transmission technology and cell header error correction discard algorithm suitable for existing wired environment. According to the application, it can be used as it is for wireless ATM transmission.In particular, even if consecutive burst errors of 10 bits or less occur during transmission, the receiver can detect and correct an error of 1 bit of the header, so that the cell header can be recovered. Therefore, there is an effect that can significantly reduce the discard rate of the cell.

Description

Interleaver in Asynchronous Transfer Mode (ATM) Cell

본 발명은 무선채널을 이용하여 비동기 전송 모드(Asynchronous Transfer mode ; 이하, ATM이라 칭함) 셀을 전송하는 ATM 셀 전송장치에 있어서, ATM 셀 헤더(Header)내의 비트(Bit)를 일정 간격마다 ATM 셀의 페이로드(Payload)내에 삽입하여 전송할 수 있도록 한 ATM 셀의 인터리버에 관한 것이다.The present invention provides an ATM cell transmission apparatus for transmitting an asynchronous transfer mode (hereinafter, referred to as ATM) cell using a wireless channel, wherein the bits in the ATM cell header are changed at predetermined intervals. The present invention relates to an interleaver of an ATM cell which can be inserted into a payload of a payload and transmitted.

일반적으로 종래 ATM 셀의 전송은 주로 에러가 거의 없는 광 파이버나 유선 환경에서 이루어지고 있으며, 규격 또한 광 파이버나 유선 환경에 맞추어져 있다.In general, the transmission of conventional ATM cells is mainly performed in an optical fiber or a wired environment with almost no errors, and the standard is also adapted to an optical fiber or a wired environment.

특히, 이러한 ATM 셀의 전송에 있어서 ATM 셀의 헤더에 주로 발생하는 에러는 연속적인 버스트 에러로, ATM 셀 헤더내에 1 비트의 에러가 발생하는 경우에는 셀 헤더 에러정정 폐기 알고리즘을 통해 에러를 정정하는 반면, 2 비트 이상의 에러가 발생하는 경우에는 셀을 폐기하도록 되어 있다.In particular, in the transmission of such an ATM cell, an error mainly occurring in the header of the ATM cell is a continuous burst error. When a 1-bit error occurs in the ATM cell header, the error is corrected through the cell header error correction discard algorithm. On the other hand, when an error of two or more bits occurs, the cell is discarded.

한편, 최근에는 무선채널을 이용한 ATM 셀 전송이 대두되고 있으며, 여기에서도 ATM 셀 헤더내에 버스트 에러가 발생하게 된다.On the other hand, ATM cell transmission using a wireless channel has recently emerged, and a burst error also occurs in the ATM cell header.

그러나, 상기 무선채널을 이용한 ATM 셀의 전송에 있어서, 상기 광 파이버나 유선 환경에서 이루어지는 ATM 셀의 전송에서와 같은 셀 헤더 에러정정 폐기 알고리즘과 전송 방법을 그대로 이용하는 경우 무선의 채널 특성상 랜덤한 버스트 에러는 물론 연속적인 버스트 에러가 동시에 발생하여 셀 폐기율이 증가하게 되고, 이에 따라 무선채널을 이용한 ATM 셀의 전송이 매우 비효율적으로 이루어지게 되는 문제점이 있었다.However, in the transmission of an ATM cell using the radio channel, random burst errors due to radio channel characteristics when using the cell header error correction discard algorithm and the transmission method as in the transmission of the ATM cell in the optical fiber or wired environment. Of course, a continuous burst error occurs at the same time to increase the cell discard rate, there is a problem that the transmission of the ATM cell using the radio channel is very inefficient.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 ATM 셀 헤더내의 비트를 일정 간격마다 ATM 셀의 페이로드내에 삽입한 후 무선채널을 이용하여 전송함으로써 셀 헤더 에러정정 폐기 알고리즘에 의한 셀 폐기율을 대폭 감소시킬 수 있도록 한 ATM 셀의 인터리버를 제공하는 데에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and its object is to insert a bit in an ATM cell header into a payload of an ATM cell at regular intervals and transmit it using a wireless channel to transmit a cell header error correction discard algorithm. It is to provide an interleaver of an ATM cell that can significantly reduce the cell discard rate.

이러한 목적을 달성하기 위한 본 발명의 ATM 셀의 인터리버는, 라이트 제어부의 제어신호에 따라 40 비트인 ATM 셀 데이터의 헤더 부분을 메모리 소자에 저장하고 이어 ATM 셀 데이터의 페이로드 부분도 메모리 소자에 저장한 후, 리드 제어부의 제어신호에 따라 상기 메모리 소자에 저장된 ATM 셀 데이터의 페이로드 부분의 일정 비트를 출력시킨 다음 헤더내의 1 비트를 차례로 출력시킴으로써 ATM 셀 데이터의 페이로드내에 10 비트 간격으로 헤더내의 비트가 삽입되어 인터리빙된 ATM 셀 데이터를 전송함을 특징으로 한다.The interleaver of the ATM cell of the present invention for achieving the above object stores the header portion of the 40-bit ATM cell data in the memory device according to the control signal of the write control unit, and then stores the payload portion of the ATM cell data in the memory device. Then, according to a control signal of the read control unit, a predetermined bit of the payload portion of the ATM cell data stored in the memory element is output, and then one bit in the header is sequentially outputted, thereby outputting the bits in the header at 10-bit intervals in the payload of the ATM cell data. A bit is inserted to transmit interleaved ATM cell data.

제1도는 본 발명에 의한 ATM 셀의 인터리버의 블록 구성도.1 is a block diagram of an interleaver of an ATM cell according to the present invention.

제2도는 본 발명에 의한 ATM 셀의 인터리버의 각 신호 타이밍도.2 is a signal timing diagram of an interleaver of an ATM cell according to the present invention.

제3a도는 인터리빙되기 전의 ATM 셀 구성을 보인 도면이고, (b)는 본 발명의 인터리버에 의해 인터리빙된 ATM 셀 구성을 보인 도면.3A is a diagram showing an ATM cell configuration before interleaving, and (b) is a diagram showing an ATM cell configuration interleaved by the interleaver according to the present invention.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 지연부 20 : 라이트 제어부10: delay unit 20: light control unit

30 : 리드 제어부 40 : 메모리부30: lead control unit 40: memory unit

이하, 첨부된 도면을 참조하여 본 발명에 의한 ATM 셀의 인터리버의 구성 및 동작을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration and operation of the interleaver of the ATM cell according to the present invention.

제1도는 본 발명에 의한 ATM 셀의 인터리버의 블록 구성도로서, D-플립플롭(Flip Flop)으로 구성되어, 클럭 신호(Clock Signal)(b)에 의해 입력되는 ATM 셀 데이터(a)를 한 클럭 지연시켜 출력하기 위한 지연부(10)와, 상기 지연부(10)를 통해 출력되는 ATM 셀 데이터(a)의 헤더 부분과 페이로드 부분을 메모리 소자에 라이트(Write)하기 위한 라이트 제어부(20)와, 상기 라이트 제어부(20)의 제어신호에 따라 상기 메모리 소자로부터 메모리 소자에 라이트된 ATM 셀(a)의 페이로드 부분의 일정 비트와 이 일정 비트 간격마다 헤더 부분의 한 비트를 순차적으로 반복 리드하여 출력하기 위한 제어부(30)와, 0번지에서 79번지까지의 주소를 갖는 80 비트 용량의 듀얼 포트 램(Dual Port RAM)으로 구성되어, 상기 라이트 제어부(20)의 제어신호에 의해 지연부(10)를 통해 출력되는 ATM 셀 데이터(a)의 헤더 부분과 페이로드 부분을 저장하는 메모리부(40)로 구성된다.1 is a block diagram of an interleaver of an ATM cell according to the present invention, which is composed of D-flip flops and includes ATM cell data a inputted by a clock signal b. A delay controller 10 for outputting a clock delay and a write controller 20 for writing a header portion and a payload portion of ATM cell data a outputted through the delay unit 10 to a memory device; And a predetermined bit of the payload portion of the ATM cell (a) written from the memory element to the memory element in accordance with the control signal of the write control unit 20 and one bit of the header portion sequentially for each predetermined bit interval. Control unit 30 for reading and output, and 80-bit capacity Dual Port RAM having an address from address 0 to 79, the delay unit by the control signal of the write control unit 20 ATM cell day output via (10) Consists of a memory portion 40 for storing a header portion and a payload portion of (a).

상기와 같이 구성된 본 발명의 인터리버에서 ATM 셀 데이터가 인터리빙되는 동작은 메모리부(40)에 ATM 셀 데이터를 라이트하고 이를 소정의 리드 동작을 통해 리드하는 과정으로 이루어지게 되는데, 이와 같은 동작 과정을 도 2와 도 3를 참고하여 설명하면 다음과 같다.The interleaving operation of ATM cell data in the interleaver of the present invention configured as described above is performed by writing ATM cell data in the memory unit 40 and reading the cell data through a predetermined read operation. Referring to Figure 2 and 3 as follows.

본 발명에서 설명하고자 하는 ATM 셀은 기본적으로 40 비트로 이루어진 5 바이트(Byte)의 헤더 부분과 실제적인 전송 데이터가 실리는 48 바이트의 페이로드 부분으로 총 53 바이트로 구성된다.The ATM cell to be described in the present invention basically consists of a header part of 5 bytes consisting of 40 bits and a payload part of 48 bytes carrying actual transmission data, which is composed of a total of 53 bytes.

먼저, 초기화 신호(Clear Signal)(c)에 의해 지연부(10), 라이트 제어부(20), 리드 제어부(30) 및 메모리부(40)를 리셋시킨다.First, the delay unit 10, the write control unit 20, the read control unit 30, and the memory unit 40 are reset by the clear signal c.

상기 구성 블록(10~40)의 초기화가 완료되는대로 ATM 셀 데이터(a)는 지연부(10)에, 그리고 도 2에 도시된 바와 같은 상기 ATM 셀 데이터(a)의 시작을 알리는 신호(d)와 상기 ATM 셀 데이터(a)가 유효함을 알리는 신호(e)는 라이트 제어부(20)에 각각 동시에 입력된다.Upon completion of the initialization of the configuration blocks 10 to 40, the ATM cell data a is transmitted to the delay unit 10 and a signal d indicating the start of the ATM cell data a as shown in FIG. 2. And the signal e indicating that the ATM cell data a is valid are simultaneously input to the write control unit 20.

이때, 상기 신호(e)는 ATM 셀 데이터(a)가 연속으로 입력되지 않더라도 인터리버 처리를 할 수 있도록 하기 위한 신호이다.At this time, the signal (e) is a signal for interleaver processing even if the ATM cell data (a) is not continuously input.

이후, 상기 지연부(10)는 상기 라이트 제어부(20)에서 출력되는 메모리부(40)의 라이트 주소를 나타내는 어드레스 신호(f)와 타이밍을 맞추기 위해 도 2의 a와 같이 ATM 셀 데이터(a)를 한 클럭 지연시킨 후 메모리부(40)로 출력한다.Thereafter, the delay unit 10 adjusts the timing of the address signal f indicating the write address of the memory unit 40 output from the write control unit 20 to the ATM cell data a as shown in FIG. After a delay of one clock and outputs to the memory unit 40.

그리고, 상기 라이트 제어부(20)는 상기 신호(d, e)를 입력으로 받아 메모리부(40)의 라이트 주소를 나타내는 어드레스 신호(f)와 인에이블 신호(g)를 발생시켜 메모리부(40)에 출력하는 동시에 리드 시작을 알리는 신호(h)를 발생시켜 리드 제어부(30)에 출력한다.The write control unit 20 receives the signals d and e as inputs and generates an address signal f and an enable signal g indicating a write address of the memory unit 40 to generate a memory unit 40. The signal h for notifying the start of the read is generated at the same time as the output to the read controller 30 and output to the read controller 30.

이때, 상기 라이트 제어부(20)는 상기 어드레스 신호(f)를 발생시키기 위해 80 카운터(도시하지 않음)를 이용하며, 이 80 카운터는 상기 신호(d, e)에 의해 동작하게 된다.At this time, the write control unit 20 uses an 80 counter (not shown) to generate the address signal f, and the 80 counter is operated by the signals d and e.

이어, 상기 라이트 제어부(20)가 80 카운터를 통해 어드레스 신호(f)를 0에서 39까지 발생하여 ATM 셀 데이터(a)의 헤더 부분, 즉 40 비트를 메모리부(40)의 0번지에서 39번지에 차례로 저장하도록 한다.Subsequently, the write control unit 20 generates an address signal f from 0 to 39 through an 80 counter, so that the header portion of the ATM cell data a, that is, 40 bits, is located at address 39 from the address 0 of the memory unit 40. Save them in turn.

그리고, 도 2에 도시된 바와 같이 상기 라이트 제어부(20)가 마지막 헤더 비트를 저장하도록 하는 39의 어드레스 신호(f)를 발생시키는 동시에 상기 메모리부(40)로부터 ATM 셀 데이터를 읽기 시작하라는 신호인 상기 리드 시작 신호(h)를 발생하여 리드 제어부(30)에 출력한다.As shown in FIG. 2, the write control unit 20 generates an address signal f of 39 for storing the last header bit, and at the same time, a signal for starting to read ATM cell data from the memory unit 40. The read start signal h is generated and output to the read control unit 30.

그리고 나서, 상기 라이트 제어부(20)는 80 카운터를 이용하여 40에서 79까지의 어드레스 신호(f)를 발생하여 ATM 셀 데이터(a)의 나머지 페이로드 부분, 즉 40 비트를 우선 메모리부(40)의 40번지에서 79번지까지 차례로 저장하도록 한다.Then, the write control unit 20 generates an address signal f of 40 to 79 using an 80 counter, so that the remaining payload portion of the ATM cell data a, i.e., 40 bits, is first given to the memory unit 40. Save from 40 to 79 in order.

이때, 상기 라이트 제어부(20)는 10 카운터를 통해 40에서 79까지의 어드레스 신호(f)를 9번 반복 발생하여 페이로드 부분의 비트가 리드되어 출력되기 전까지 페이로드 비트를 메모리부(40)에 저장하고, 마지막으로 10번째는 40에서 63까지의 어드레스 신호(f)를 발생하여 나머지 페이로드 비트를 메모리부(40)에 저장하도록 한 후, 초기 상태로 돌아간다.At this time, the write control unit 20 repeatedly generates the address signals f of 40 to 79 nine times through 10 counters, and transmits the payload bits to the memory unit 40 until the bits of the payload portion are read and output. Finally, the tenth time generates an address signal f from 40 to 63 to store the remaining payload bits in the memory unit 40, and then returns to the initial state.

그리고 다음으로 입력되는 ATM 셀 데이터는 상기 신호(d, e)에 따라 상기 라이트 과정을 반복한다.The ATM cell data to be input next repeats the write process according to the signals d and e.

상기와 같이 라이트 제어부(20)가 동작하고 있을 때, 리드 제어부(20) 역시 상기 라이트 제어부(20)에서 발생된 리드 시작 신호(h)를 입력받아 80 카운터를 동작시켜 리드하고자 할 메모리 어드레스 신호(i)를 인에이블 신호(j)와 함께 메모리부(40)에 출력시킨다.When the write control unit 20 is operating as described above, the read control unit 20 also receives the read start signal h generated by the write control unit 20 to operate the 80 counter to read the memory address signal ( i) is outputted to the memory unit 40 together with the enable signal j.

이때, 상기 리드 제어부(30)도 상기 라이트 제어부(20)와 마찬가지로, 라이트 제어부(20)에서 발생하는 리드 시작 신호(h)를 통해 상기 어드레스 신호(i)를 발생시키는 80 카운터를 이용한다.At this time, the read control unit 30 uses the 80 counter to generate the address signal i through the read start signal h generated by the write control unit 20, similarly to the write control unit 20.

즉, 리드 제어부(30)는 상기 80 카운터를 동작시켜 40에서 48까지의 어드레스 신호(i)를 메모리부(40)에 발생하여 메모리부(40)의 40번지에서 48번지까지 저장된 페이로드 비트를 메모리부(40)로부터 리드하여 출력시키고, 이어서 그 다음에는 0번지에서 39번지에 저장된 헤더 40비트 중 첫 번째 비트인 0번지의 값을 출력시킨다.That is, the read control unit 30 operates the 80 counter to generate 40 to 48 address signals i to the memory unit 40 to generate payload bits stored from 40 to 48 of the memory unit 40. The data is read out from the memory unit 40 and then the value of address 0, which is the first bit of the 40 bits of the header stored at address 39 from address 0, is output.

상기와 같은 순서로 라이트 제어부(20)의 80 카운터가 40부터 79까지 9번 반복하는 동안 페이로드 부분의 10 비트마다 80 카운터를 정지시키고 헤더를 1 비트씩(도 2의 i에 도시된 빗금친 부분) 차례로 출력시킨다.While the 80 counter of the write control unit 20 repeats nine times from 40 to 79 in the same order as above, the 80 counter is stopped every 10 bits of the payload portion, and the header is set by one bit (shown in i of FIG. 2). Parts) in order.

상기 모든 헤더 40 비트가 출력되면 10 비트마다 80 카운터가 정지되는 것을 동작시키지 않고, 차례로 메모리부(40)의 40번지에서 63번지까지 저장된 나머지 페이로드 비트를 출력하고 초기상태로 돌아간다.When all 40 bits of the header are output, the 80 counter stops every 10 bits, and in turn, the remaining payload bits stored from 40 to 63 of the memory unit 40 are output and returned to the initial state.

그리고, 상기 리드 제어부(30)는 메모리부(40)에서 출력되는 데이터와 타이밍을 맞추어 데이터가 지연되어 출력되는 것을 고려하고자 하는 신호(1, m)를 발생시킨다.In addition, the read controller 30 generates signals (1, m) to be considered to be delayed and output by matching the data output from the memory unit 40 with the timing.

상기와 같이 메모리부(40)의 0번지에서 39번지까지 헤더 부분의 40 비트가 저장되고 나서 40번지에서 79번지까지 40 비트의 페이로드가 저장되고 나면, 리드 제어부(30)에 입력되는 리드 시작 신호(h)에 따라 메모리부(40)에 저장된 40 비트의 페이로드 부분중 40번지에서 48번지의 9 비트를 리드하고 이어 메모리부(40)에 저장된 0번지의 헤더 부분의 1 비트를 리드하는 순서로 페이로드의 9 비트와 헤더 비트 1 비트를 반복적으로 인터리빙하여 ATM 셀 데이터(k)를 출력하게 된다.As described above, after 40 bits of the header portion are stored from address 0 to address 39 of the memory unit 40 and 40 bit payloads are stored from address 40 to 79, the read start input to the read controller 30 is started. According to the signal (h), the 9-bits of the 48-bits of the 40-bit payload portions stored in the memory unit 40 are read, followed by the 9-bits of the header portion of the 0-address stored in the memory unit 40. In order, the ATM cell data k is output by interleaving the 9 bits of the payload and the 1 bit of the header bit repeatedly.

즉, 상기 메모리부(40)의 40번지에서 79번지까지 ATM 셀 데이터의 페이로드 비트가 9번 반복 저장될 때마다 상기와 같은 리드 동작을 반복 수행하여 헤더내의 비트를 페이로드내에 삽입하여 출력하게 되는 것이다.That is, whenever the payload bits of ATM cell data are repeatedly stored nine times from address 40 to address 79 of the memory unit 40, the read operation is repeatedly performed to insert and output the bits in the header into the payload. Will be.

도 3(a)는 인터리빙되기 전의 ATM 셀 구성을 보인 도면이고, (b)는 본 발명의 인터리버에 의해 인터리빙된 ATM 셀 구성을 보인 도면으로서, 본 발명에 의해 인터리빙된 ATM 셀 데이터는 ATM 셀 데이터의 헤더 부분이 페이로드내의 10비트 간격으로 삽입되어 전송되며, 이때 ATM 셀 데이터의 크기는 총 53 바이트로 인터리빙 하기 전과 그 후가 동일함을 알 수 있다.Figure 3 (a) is a diagram showing the ATM cell configuration before interleaving, (b) is a diagram showing the ATM cell configuration interleaved by the interleaver of the present invention, the ATM cell data interleaved by the present invention is ATM cell data The header portion of is inserted at 10-bit intervals in the payload and transmitted. At this time, it can be seen that the size of ATM cell data is equal to 53 bytes before and after interleaving.

이상, 상기 설명에서와 같이 본 발명은 기존의 유선 환경에 적합한 ATM 전송 기술과 셀 헤더 에러정정 폐기 알고리즘에 인터리버 기술을 적용함에 따라 무선 ATM 전송에 그대로 사용이 가능하며, 특히 10 비트 이하의 연속된 버스트 에러가 전송중에 발생하더라도 수신단에서 헤더의 1 비트의 에러를 검출하여 정정할 수 있어 셀 헤더의 복구가 가능해짐에 따라 셀의 폐기율을 대폭 감소시킬 수 있게 되는 효과가 있다.As described above, the present invention can be used as it is for the wireless ATM transmission by applying the interleaver technology to the ATM transmission technology and the cell header error correction discarding algorithm suitable for the existing wired environment, and in particular, the continuous Even when a burst error occurs during transmission, the receiving end can detect and correct an error of one bit of the header, so that the cell header can be recovered, thereby significantly reducing the discard rate of the cell.

또한, 본 발명의 인터리버는 ASIC이나 FPGA(Filed Programmable Gate Array)로 쉽게 구현이 가능하여 ATM 셀의 무선을 이용한 전송에 용이한 이점이 있다.In addition, the interleaver of the present invention can be easily implemented as an ASIC or a FPGA (Filed Programmable Gate Array), which has the advantage of easy transmission using an ATM cell.

Claims

A write unit which writes a delay unit 10 for delaying and outputting the ATM cell data a by one clock signal by the clock signal b, and an ATM cell data a outputted through the delay unit 10 in the memory unit. According to the control unit 20 and the control signal of the write control unit 20, the predetermined portion of the payload portion of the ATM cell data (a) from the memory unit and the header portion of the ATM cell data (a) for each of the predetermined bit intervals. A read control unit 30 for sequentially reading and outputting one bit sequentially and a memory unit 40 for storing ATM cell data a output through the delay unit 10 by a control signal of the write control unit 20. Interleaver in an asynchronous transmission mode (ATM) cell, characterized in that consisting of

The interleaver of claim 1, wherein the memory unit is an 80-bit dual port RAM.

The interleaver of claim 1, wherein the write control unit (20) and the read control unit (30) use a counter.