KR100235296B1 - 비동기 전송 방식(atm) 시스템의 에이티엠(atm) 스위치 - Google Patents

Abstract

본 발명은 ATM 스위치를 구성하는 루팅 로직의 여러 포트 중 한 포트에 연결된 중재 로직에 의해 LIM과 컨트롤러 사이에서 포트의 억세스에 대한 중재를 행하게 하여 전송처리 능력이 향상되도록 한 ATM 시스템의 ATM 스위치에 관한 것으로, 복수의 포트를 지원하는 루팅 로직(101)과, 스위치의 전체적인 제어를 담당하는 컨트롤러(102)와, SOC를 모니터하여 루팅 로직(101)과 컨트롤러(102)사이에서 포트의 억세스에 대한 중재를 행하는 수신 중재 로직(103)과, 루팅 로직(101)의 출력을 받아들이는 부분과 루팅 로직(101)의 출력포트 사이에서 LIM과 컨트롤러(102)를 구별하여 출력을 행하는 송신 중재 로직(104)으로 구성된다.

Description

비동기 전송 방식(ATM) 시스템의 에이티엠(ATM) 스위치

본 발명은 비동기 전송 방식(Asynchronous Transfer Mode; ATM) 시스템의 ATM 스위치에 관한 것으로, 특히 ATM 스위치를 구성하는 루팅 로직(Routing Logic, Switch Fabric)의 여러 포트 중 한 포트에 연결된 중재 로직(Arbitration Logic)에 의해 라인 인터페이스 모듈(Line Interface Module; LIM)과 컨트롤러 사이에서 포트의 억세스에 대한 중재를 행하게 하여 전송처리 능력이 향상되도록 한 ATM 시스템의 ATM 스위치에 관한 것이다.

종래 ATM 시스템의 ATM 스위치는 제1도에 도시된 바와 같이, 16개의 포트를 지원하는 루팅 로직(1)일 경우 15개의 포트만이 LIM으로부터의 데이터 처리에 사용되고, 나머지 한 개의 포트는 컨트롤러(Controller)(2)로부터의 입력을 위해 별도로 할당된다.

그러므로, 종래에는 컨트롤러에 할당된 한 개의 포트로 인하여 모든 포트가 데이터 처리에 사용되는 경우보다 ATM 스위치의 전송처리 능력이 감소되었다.

즉, 각 포트의 전송처리 능력이 동일하다고 가정하면 4개의 포트를 지원하는 루팅 로직인 경우 약 25%의 전송처리 능력이 감소되었고, 8개의 포트를 지원하는 루팅 로직인 경우 약 12.5%의 전송처리 능력이 감소되었으며, 16 포트 루팅 로직인 경우 약 6.25%의 전송처리 능력이 감소되었고, 64 포트 루팅 로직인 경우 약 1.56%의 전송처리 능력이 감소되는 문제점이 있었다.

따라서 본 발명은 상기 문제점을 해결하기 위하여 안출한 것으로서, 그 목적은 ATM 스위치를 구성하는 루팅 로직의 여러 포트 중 한 포트에 연결된 중재 로직에 의해 LIM과 컨트롤러 사이에서 포트의 엑세스에 대한 중재를 행하게 하여 컨트롤러에 특정의 포트가 할당되지 않게 함으로써, 전송처리 능력이 향상되도록 한 ATM 시스템의 ATM 스위치를 제공하는 데에 있다.

이러한 목적을 달성하기 위한 본 발명은, 복수의 포트를 지원하는 루팅 로직과; 스위치의 전체적인 제어를 담당하는 컨트롤러와; LIM에서 루팅 루직으로의 입력 부분과 컨트롤러사이에서 포트의 억세스에 대한 중재를 행하는 수신 중재 로직과; LIM에서 루팅 로직의 출력을 받아들이는 부분과 루팅 로직의 출력포트 사이에서 LIM과 컨트롤러를 구별하여 출력을 행하는 송신 중재 로직으로 이루어짐을 특징으로 한다.

제1도는 종래 ATM 시스템의 ATM 스위치 블록 구성도.

제2도는 본 발명의 의한 ATM 시스템의 ATM 스위치 블록 구성도.

제3도는 제2도에 도시된 수신 중재 로직의 입출력 신호를 보인 도면.

제4도는 제2도에 도시된 송신 중재 로직의 입출력 신호를 보인 도면.

제5도는 제2도에 도시된 수신 중재 로직의 신호 흐름을 보인 도면.

제6도는 제5도에 도시된 스테이트의 상태 천이를 보인 도면.

제7도는 제2도에 도시된 송신 중재 로직의 입출력 신호 흐름을 보인 도면.

* 도면의 주요부분에 대한 부호의 설명

101 : 루팅 로직 102 : 컨트롤러

103 : 수신 중재 로직 104 : 송신 중재 로직

이하, 본 발명을 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.

제2도는 본 발명에 의한 ATM 시스템의 ATM 스위치 블록 구성도로서, 복수의 포트를 지원하는 루팅 로직(101)과, 스위치의 전체적인 제어를 담당하는 컨트롤러(102)와, LIM에서 루팅 로직(101)으로의 복수의 입력부분인 LIM_RX_MODULE(0...15) 중 어느 한 입력부분 LIM_RX_MODULE(0)과 루팅 로직(101)의 복수의 입력포트 중 어느 한 입력포트 사이에 연결되어 LIM_RX_MODULE(0...15)과 컨트롤러(102)사이에서 SOC(start-of-cell)를 모니터하여 포트의 억세스에 대한 중재를 행하는 수신 중재 로직(Rx_arbitration logic)(103)과, LIM에서 루팅 로직(101)의 출력을 받아들이는 복수의 부분인 LIM_TX_MODULE(0...15)중 어느 한 부분 LIM_TX_MODULE(0)과 루팅 로직(101)의 복수의 출력포트 중 어느 한 출력포트 사이에 연결되어 LIM과 컨트롤러(102)를 구별하여 출력을 행하는 송신 중재 로직(Tx_arbitration logic)(104)으로 구성된다.

제3도는 제1도에 도시된 수신 중재 로직(103) 구성도로서, 억세스 제어권이 결정되어질 때까지 입력 셀이 유효하도록 데이터나 SOC를 지연시키는 블록과, 이 블록에서 생성된 내부 신호인 LIM_RX-SOC, CNTL_RX_SOC, CNTL_CELL_RDY 및 SFE_BP를 받아 들여 루팅 로직에 대한 억세스 제어권을 누가 가질 것인가를 결정해 idle, lim_grant, sfe_busy, cntl_grant 상태 중 하나를 선택하는 블록으로 구성된 EPLD(Electrically Programmable Logic Device) 칩으로 구현되어져 있다.

제4도는 제1도에 도시된 송신 중재 로직(104) 구성도로서, 데이터 전송의 목적지를 결정하기 위한 입력데이터의 지연을 위해 내부 신호를 사용하여 루팅 로직으로부터 LIM 또는 컨트롤러로 보내지는 16비트-wide 데이터인 fpo[15..0] 및 dest_id의 값을 읽어들여 LIM과 컨트롤러사이에서 목적지를 알아내는 EPLD 칩으로 구현되어져 있다.

상기와 같이 구성된 본 발명의 동작 및 작용 효과를 첨부한 도면 제2도 내지 제7도를 참조하여 설명함에 있어서, 본 발명의 이해를 돕기 위해 ATM 표준 48바이트 Payload를 전송하기 위해 16바이트-헤더(Header)를 사용하고, 루팅 로직(101)의 16개의 포트의 전송처리 능력이 동일하며, 데이터의 전송은 16비트씩 병렬로 처리되고, LIM과 컨트롤러(102)로부터 루팅 로직(101)으로의 입출력에 있어 사용되는 클럭과 루팅 로직(101)내에서 사용되는 클럭이 같은 속도라고 가정한다.

우선, LIM에서 루팅 로직(101)으로의 복수의 입력부분인 LIM_RX_MODULE(0...15)중 어느 한 입력부분 LIM_RX_MODULE(0)과 루팅 로직(101)의 복수의 입력 포트 중 어느 한 입력포트 사이에 연결되어 LIM_RX_MODULE(0...15)과 컨트롤러(102)사이에서 SOC를 모니터하여 포트의 억세스에 대한 중재를 행하는 수신 중재로직(Rx_arbitration logic)(103)의 동작을 설명한다.

먼저, 루팅 로직(101)으로부터 입력 허용 여부를 전달하는 신호(sfe_bp)가 수신 중재 로직(103)으로 전달되게 된다. 이 신호는 루팅 로직(101)이 더 이상의 입력을 수용할 수 없을 경우에 액티브(Active)되어 sfe_busy상태로 천이된다.

그리고, LIM에서 수신 중재 로직(103)으로 LIM_RX_MODULE(0)를 통해 16비트-와이드 데이터(lim_rxdi[15..0])와 셀의 스타트를 알리는 1비트의 신호(lim_rx_soci)가 입력되고, 루팅 로직(101)으로 데이터를 입력하는데 사용되는 클럭(limrclk)이 인가되게 된다.

또한, 컨트롤러(102)에서 수신 중재 로직(103)으로 16비트-와이드 데이터(cntl_rxdi[15..0])와 셀의 스타트를 알리는 1비트의 신호(cntl_rx_soci) 및 억세스 제어권 할당 신호(cntl_cell_rdyi)가 입력되고, 루팅 로직(101)으로 데이터를 입력하는데 사용되는 클럭(cntlclk)이 인가되게 된다.

그러면, limrclk가 상승 기점일 경우 limen의 값이 ＂0＂일 때에 LIM으로부터 lim_rxdi[15..0]의 값을 q1a[16..1](LIM에서 입력되는 16비트 데이터를 저장하는 신호)로 읽어들이고, q1a[0](LIM으로부터 입력되는 lim_rx_soci를 저장하는 신호)에는 lim_rx_soci의 값을 읽어들이게 된다. 이때 limen의 값을 토글시켜가면서 q1a, q1b에 값들을 교대로 저장하게 된다.

그리고, cntlclk가 상승 기점일 경우 cntlen의 값이 ＂0＂일 때에 컨트롤러(102)로부터 cntl_rxdi[15..0]의 값을 q2a[16..1](컨트롤러(102)에서 입력되는 16비트 데이터를 저장하는 신호)로 읽어들이고, q2a[0](컨트롤러(102)부터 입력되는 cntl_rx_soci를 저장하는 신호)에는 cntl_rx_soci의 값을 읽어들이며, q2a[1]에는 cntl_cell_rdyi의 값을 읽어들이게 된다. 이때 cntlen의 값을 토글시켜가면서 q2a, q2b에 값들을 교대로 저장하게 된다.

그러면, mclk가 상승 기점일 경우 syncsel의 값이 ＂1＂일 때에 q1a과 q1a[0]에 저장된 데이터가 lim_rxd[15..0]와 lim_rx_soc 신호에 의해 LIM과 루팅 로직(101)간의 동기가 맞추어지고, syncsel의 값이 ＂0＂일 때에 q1b와 q1b[0]에 저장된 데이터가 lim_rxd[15..0]와 lim_rx_soc 신호에 의해 LIM과 루팅 로직(101)간의 동기가 맞추어지게 된다.

그리고, mclk가 상승 기점일 경우 syncsel의 값이 ＂1＂일 때에 q2a와 q1a[0] 및 q1a[1]에 저장된 데이터가 cntl_rxd[15..0]과 cntl_rx_soc 및 cntl_cell_rdy 신호에 의해 LIM과 루팅 로직(101)간의 동기가 맞추어지고, syncsel의 값이 ＂0＂일 때에 q2b와 q2b[0] 및 q2b[1]에 저장된 데이터가 cntl_rxd[15..0]와 cntl_rx_soc 및 cntl_cell_rdy 신호에 의해 LIM과 루팅 로직(101)간의 동기가 맞추어지게 된다.

또한, mclk가 상승 기점일 경우 lim_rx_soc와 cntl_rx_soc 및 cntl_cell_rdy는 스테이트(STATE)로 입력되게 된다. 그리고, lim_rxd[15..0], cntl_rxd[15..0], lim_rx_soc, cntl_rx_soc는 스테이트가 상태 결정을 하고 그 결과를 출력할 때까지 lim_rxdd[15..0] cntl_rxdd[15..0] lim_rx_socd cntl_rx_socd 신호에 의해 지연되게 된다.

그러면, 스테이트는 lim_rx_soc, cntl_rx_soc, cntl_cell_rdy, sfe_bp 및 word_cnt[5..0](내부 신호로써 첫 16비트가 입력될 경우 1의 값을 가짐)을 입력으로 하여 idle 상태, lim_grant 상태, cntl_rdy 상태, cntl_gtant 상태 및 sfe-busy 상태 중 하나를 결정하여 그에 해당되는 신호를 출력하게 된다.

즉, sfe_bp 신호가 발생하지 않고 LIM 또는 컨트롤러(102)로부터 데이터(lim_rx_soc, cntl_rx_soc)의 입력이 없을 경우에는 idle 상태가 결정되고, sfe_bp 신호가 발생하지 않고 LIM으로부터 데이터(lim_rx_soc)의 입력이 유효한 경우에는 lim_grant 상태가 결정되며, sfe_bp 신호가 발생하지 않고 컨트롤러(102)로부터 cntl_cell_rdy 신호가 액티브되었을 경우에는 cntl_rdy 상태가 결정되고, 이 cntl_rdy 상태에서 컬트롤러(102)로부터 데이터(cntl_rx_soc)의 입력이 유효한 경우에는 cntl_grant 상태가 결정되며, sfe_bp 신호가 발생한 상태이면 LIM과 컨트롤러(102)로부터의 데이터 입력이 허용되지 않는 sfe_busy 상태가 결정되어 lim_rx_bp 신호와 cntl_rx_bp 신호가 모두 액티브되어 LIM과 컨트롤러(102)에 각각 전달되게 된다.(lim_rx_bp 신호 및 cntl_rx_bp 신호는 액티브 하이신호로 ＂1＂의 값을 가지면 해당 입력을 금지시킴)

아울러, 포트에 대한 억세스 제어권을 LIM에 할당할 경우에는 LIM으로부터의 입력 데이터를 루팅 로직(101)으로 출력하기 위해 lim_sel 신호가 출력되고, 포트에 대한 억세스 제어권을 컨트롤러(102)에 할당할 경우에는 컨트롤러(102)로부터의 입력 데이터를 루팅 로직(101)으로 출력하기 위해 cntl_sel 신호가 출력되며, lim_sel 신호와 cntl_sel 신호는 상태 천이를 결정하기 위해 스트이트의 입력으로 재사용되게 된다.(lim_sel 신호와 cntl_sel 신호는 액티브 로우신호임)

그리고, lim_sel의 값이 ＂0＂이고 cntl_sel의 값이 ＂1＂일 경우에는 fp[15..0]와 fp_rsoc 신호에 의해 lim_rxdd[15..0]와 lim_rx_socd가 저장되고, lim_sel의 값이 ＂1＂이고 cntl_sel의 값이 ＂0＂일 경우에는 fp[15..0]와 fp_rsoc 신호에 의해 cntl_rxdd[15..0]와 cntl_rx_socd가 저장되게 된다.

그러면, mclk가 상승 기점일 경우 저장된 fpi[15..0]와 fpi_rsoc의 16비트-와이드 데이터가 루팅 로직(101)으로 입력되게 된다.

다음으로, LIM에서 루팅 로직(101)의 출력을 받아들이는 복수의 부분인 LIM_TX_MODULE(0...15) 중 어느 한 부분 LIM_TX_MODULE(0)과 루팅 로직(101)의 복수의 출력포트 중 어느 한 출력포트 사이에 연결되어 LIM과 컨트롤러(102)를 구별하여 출력을 행하는 송신 중재 로직(Tx_arbitration logic)(104)의 동작을 설명한다.

먼저, 루팅 로직(101)에서 송신 중재 로직(104)으로 LIM 또는 컨트롤러(102)로 보내지는 16비트-와이드 데이터(fpo[15..0])가 입력되고, 루팅 로직(101)으로부터 LIM 또는 컨트롤러(102)로 데이터가 보내질 때 셀의 시작을 알리는 1비트의 신호(fpo_soc)가 입력되게 된다.

그러면, 송신 중재 로직(104)의 내부 클럭인 fpo_clk가 상승 기점일 경우 입력된 데이터의 전송 목적지를 결정하기 위해서는 지연시간이 필요하므로 내부 신호인 word_dly1, word_dly2, word_dly3, soc_dly1, soc_dly2 및 soc_dly3 신호에 의해 fpo[15..0]와 fpo_soc가 지연되게 된다.

동시에, fpo_clk가 상승 기점일 경우 32카운터는 셀의 첫 번째 16비트 데이터가 들어올 때 dest_id의 값이 1이되게 하며, 읽어들인 16비트-와이드 데이터의 개수를 카운터하게 된다.

그리고, 더 이상의 데이터를 처리할 수 없는 상황에 도달하였을 경우에는 루팅 로직(101)으로부터의 전송을 일시적으로 중단하기 위한 lim_tx_bp 신호에 의해서 fp_bi 신호가 루팅 로직(101)으로 전송되게 된다.

아울러, fpo_clk가 상승 기점일 경우 sel_dest 신호에 의해 fpo[15]와 dest_id의 값을 읽어들여 셀의 첫 번째 16비트의 최상위 1비트에 따라 LIM과 컨트롤러(102) 사이에서 목적지를 판별하게 된다. 즉, dest_id의 값이 ＂1＂이고 fpo[15]의 값이 ＂0＂이면 데이터의 전송 목적지가 LIM임이 판별되고, dest_id의 값이 ＂1＂이고 fpo[15]의 값이 ＂1＂이면 데이터의 전송 목적지가 컨트롤러(102)임이 판별되게 된다.

그러면, fpo_clk가 상승 기점일 경우 판별된 목적지에 따라 송신 중재 로직(104)으로부터 LIM에 16비트-와이드 데이터인 lim_txd[15..0]와 셀의 스타트를 알리는 1비트의 신호인 lim_tx_soc가 입력되거나, fpo_clk가 상승 기점일 경우 판별된 목적지에 따라 송신 중재 로직(104)으로부터 컨트롤러(102)에 16비트-와이드 데이터인 cntl_txd[15..0]와 셀의 스타트를 알리는 1비트의 신호인 cntl_tx_soc가 입력되게 된다.

이상에서 설명한 바와 같이 본 발명은 ATM 스위치를 구성하는 루팅 로직의 여러 포트 중 한 포트에 연결된 중재 로직에 의해 LIM과 컨트롤러 사이에서 포트의 억세스에 대한 중재를 행하게 하여 컨트롤러에 특정의 포트가 할당되지 않게 함으로써, 전체적인 스위칭 능력 및 전송처리 능력이 향상된다.

즉, 각 포트의 전송처리 능력이 동일하다고 가정하면 4개의 포트를 지원하는 루팅 로직인 경우 약 25%의 전송처리 능력이 향상되고, 8개의 포트를 지원하는 루팅 로직인 경우 약 12.5%의 전송처리 능력이 향상되며, 16 포트 루팅 로직인 경우 약 6.25%의 전송처리 능력이 향상되고, 64 포트 루팅 로직인 경우 약 1.56%의 전송처리 능력이 향상되는 효과가 있다.

Claims (6)

1. 복수의 포트를 지원하는 루팅 로직(101)과, 스위치의 전체적인 제어를 담당하는 컨트롤러(102)와, 라인 인터페이스 모듈(LIM)에서 상기 루팅 로직(101)으로의 입력부분과 상기 컨트롤러(102)사이에서 포트의 억세스에 대한 중재를 행하는 수신 중재 로직(103)과, 상기 LIM에서 상기 루팅 로직(101)의 출력을 받아들이는 부분과 상기 루팅 로직(101)의 출력포트 사이에서 상기 LIM과 상기 컨트롤러(102)를 구별하여 출력을 행하는 송신 중재 로직(104)을 포함하여 구성된 것을 특징으로 하는 비동기 전송 방식(ATM) 시스템의 에이티엠(ATM) 스위치.
2. 제1항에 있어서, 상기 루팅 로직(101)은 더 이상의 입력을 수용할 수 없을 경우에 상기 수신 중재 로직(103)으로 신호를 전달하는 것을 특징으로 하는 비동기 전송 방식(ATM) 시스템의 에이티엠(ATM) 스위치.
3. 제1항에 있어서, 상기 수신 중재 로직(103)은 상기 LIM과 컨트롤러(102)로부터의 입력 유무를 SOC(start-of-cell)를 모니터하여 판별하는 것을 특징으로 하는 비동기 전송 방식(ATM) 시스템의 에이티엠(ATM) 스위치.
4. 제1항 또는 제3항에 있어서, 상기 수신 중재 로직(103)은 상기 LIM과 컨트롤러(102)로부터 전송 데이터와 셀의 스타트를 알리는 신호를 클럭에 따라 교번으로 입력받는 것을 특징으로 하는 비동기 전송 방식(ATM) 시스템의 에이티엠(ATM) 스위치.
5. 제1항에 있어서, 상기 송신 중재 로직(104)은 입력되는 데이터 셀의 특정 비트에 사용하여 상기 LIM과 컨트롤러(102) 사이에서 데이터 전송 목적지를 판별하는 것을 특징으로 하는 비동기 전송 방식(ATM) 시스템의 에이티엠(ATM) 스위치.
6. 제1항 또는 제5항에 있어서, 상기 송신 중재 로직(104)은 더 이상의 데이터를 처리할 수 없는 상황에 도달하였을 경우에 상기 루팅 로직(101)으로부터의 전송을 일시적으로 중단하기 위한 신호를 출력하는 것을 특징으로 하는 비동기 전송 방식(ATM) 시스템의 에이티엠(ATM) 스위치.

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