KR100234723B1 - Fuse lay-out of semiconductor - Google Patents
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Abstract
본 발명은 반도체의 퓨즈 레이 아웃에 관한 것으로서, 종래의 퓨즈 레이 아웃에서 반도체의 동작모드를 결정하기 위하여 퓨즈를 절단하는 공정은 한 개의 부하측 메탈과의 연결을 차단하기 위한 경우는 물론이고 두 개 이상의 부하측 메탈과의 연결을 차단하는 경우에도 연결을 차단하고자 하는 부하측 메탈의 수만큼 퓨즈를 절단하여야 하므로 퓨즈를 절단하는데 많은 시간을 요하여 양산시 생산성이 낮은 문제점이 있었던 것을 감안하여, 반도체의 동작모드를 결정하기 위하여 퓨즈를 절단할 때 두 개 이상의 부하측 메탈과의 연결을 차단하는 경우 각각의 부하측 메탈 연결가지를 절단하는 대신 부하측 메탈 연결가지 내지 하층의 중간가지를 쌍으로 연결하여 연장된 중간가지를 절단하는 것에 의해 이루어질 수 있도록 구성하므로써 퓨즈를 절단하는데 요하는 시간을 단축할 수 있어 반도체의 생산성을 향상시킬 수 있는 효과가 있도록 한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fuse layout of a semiconductor, and in the conventional fuse layout, a process of cutting a fuse to determine an operation mode of the semiconductor may be performed in a case where two or more of the circuits are disconnected from one load-side metal. In the case of breaking the connection with the load metal, the fuse should be cut as many times as the number of the load metal to cut the connection, so it takes a lot of time to cut the fuse. If the fuse is cut to determine the disconnection between two or more load-side metals, instead of cutting each load-side metal connection branch, the extended middle branch is cut by connecting the load-side metal branch to the lower middle branch in pairs. By cutting the fuse It can shorten the time required for one to be so effective that can improve the productivity of the semiconductor.
Description
본 발명은 반도체의 퓨즈 레이 아웃에 관한 것으로서 특히 퓨즈 절단 시간을 단축하여 생산성을 향상시킬 수 있도록 한 반도체의 퓨즈 레이 아웃에 관한 것이다.BACKGROUND OF THE
반도체의 상면에 형성되는 패턴에는 저항, 컨덴서, 트랜지스터 등의 요소외에 퓨즈가 배열되는데 이러한 퓨즈의 배열을 퓨즈 레이 아웃이라 한다.In the pattern formed on the upper surface of the semiconductor, fuses are arranged in addition to elements such as resistors, capacitors, and transistors. Such an arrangement of fuses is called a fuse layout.
이러한 퓨즈 레이 아웃은 생산된 반도체에서 신호가 흐르는 경로를 바꿔 다른 모드로 동작할 수 있도록 하기 위해 사용되는 것으로서, 예를 들면 메모리를 생산한 후 메모리를 EDO 디램으로 동작하게 할 것인지 일반 패스트 페이지 디램으로 동작하도록 할 것인지를 결정하기 위해 또는 일반 데스크톱용인 5V 전원으로 동작하게 할 것인지 노트북용인 3.3V 로 동작하게 할 것인지에 따라 퓨즈 레이 아웃상의 특정 퓨즈를 레이저로 절단하여 신호가 흐르는 경로를 변경 하여 최종제품을 완성하게 되는 것과 같은 방식으로 사용되기 위한 것이다.The fuse layout is used to change the path of signal flow in the semiconductor to be operated in another mode. For example, after the memory is produced, whether the memory is operated as an EDO DRAM or not is a general fast page DRAM. Depending on whether you want to operate it, or whether you want to operate with 5V power supply for general desktop or 3.3V for notebook, cut the specific fuse on the fuse layout with laser and change the signal flow path to change the final product. It is intended to be used in the same way that it is complete.
도 1 은 종래 반도체의 퓨즈 레이 아웃의 일례를 보인 개념도이고, 도 2 는 도 1 에 도시된 퓨즈 레이 아웃의 구조를 보인 배열도이다.1 is a conceptual diagram illustrating an example of a fuse layout of a conventional semiconductor, and FIG. 2 is an arrangement diagram illustrating a structure of a fuse layout illustrated in FIG. 1.
이에 도시한 바와 같이 종래의 퓨즈 레이 아웃은 전원전압(VCC)이 인가되는 전원측 메탈(1)과, 부하와 연결되어 있는 부하측 메탈(2,3,4,5)과, 상기 전원측 메탈(1)과 부하측 메탈(2,3,4,5)을 연결하는 퓨즈(6,7,8,9)와 상기 퓨즈(6,7,8,9)와 메탈(1,2,3,4,5)을 접촉하도록 하는 컨택(10)으로 구성된다.As shown in the drawing, a conventional fuse layout includes a power
상기 예에서는 제 1 메탈(2), 제 2 메탈(3), 제 3 메탈(4), 제 4 메탈(5), 이렇게 네 개의 부하측 메탈(2,3,4,5)로 이루어지고 이에 대응하여 각각 제 1 퓨즈(6), 제 2 퓨즈(7), 제 3 퓨즈(8) 그리고 제 4 퓨즈(9)가 형성되어 있는데, 일반적으로는 부하측 메탈(2,3,4,5)의 개수는 네 개로 한정되지 않고 더 많거나 작을 수 있으나 퓨즈(6,7,8,9)의 개수는 부하측 메탈(2,3,4,5)의 개수만큼의 개수로 이루어지게 되고 상기 퓨즈(6,7,8,9)는 일반적으로 다결정의 실리콘인 폴리 실리콘으로 구성된다.In the above example, the
상기한 바와 같은 구조로 되는 퓨즈 레이 아웃에서는 모드를 선택하기 위해 레이저 등을 사용하여 퓨즈(6,7,8,9)를 절단하게 되는 경우에는 하나의 퓨즈(6,7,8,9)를 절단하거나, 제 1 퓨즈(6)와 제 2 퓨즈(7)를 또는 제 3 퓨즈(8)와 제 4 퓨즈(9)를 절단하거나, 또는 모든 퓨즈(6,7,8,9)를 절단하는 등으로 반도체의 동작모드를 선택하게 된다.In the fuse layout having the structure as described above, when the
상기한 바와 같은 구조로 되는 종래의 퓨즈 레이 아웃에서 반도체의 동작모드를 결정하기 위하여 퓨즈(6,7,8,9)를 절단하는 것은 상기한 바와 같이 이루어지는 바, 한 개의 부하측 메탈(2,3,4,5)과의 연결을 차단하기 위한 경우는 물론이고 두 개 이상의 부하측 메탈(2,3,4,5)과의 연결을 차단하는 경우에도 연결을 차단하고자 하는 부하측 메탈(2,3,4,5)의 수만큼 퓨즈(6,7,8,9)를 절단하여야 하므로 퓨즈(6,7,8,9)를 절단하는데 많은 시간을 요하여 양산시 생산성이 낮은 문제점이 있었다.In the conventional fuse layout having the structure as described above, the cutting of the
따라서, 상기한 바와 같은 문제점을 인식하여 창출된 본 발명의 목적은 모드 선택을 위한 퓨즈 절단 시간을 단축하여 반도체의 생산성을 향상시킬 수 있는 퓨즈 레이 아웃을 제공하고자 하는 것이다.Accordingly, an object of the present invention created by recognizing the problems described above is to provide a fuse layout capable of shortening a fuse cutting time for mode selection to improve productivity of a semiconductor.
도 1 은 종래 반도체의 퓨즈 레이 아웃의 일례를 보인 개념도.1 is a conceptual diagram showing an example of a fuse layout of a conventional semiconductor.
도 2 는 도 1 에 도시된 퓨즈 레이 아웃의 구조를 보인 배열도.FIG. 2 is an arrangement diagram showing the structure of the fuse layout shown in FIG. 1; FIG.
도 3 은 본 발명의 일실시례에 의한 반도체의 퓨즈 레이 아웃을 보인 개념도.3 is a conceptual diagram showing a fuse layout of a semiconductor according to an embodiment of the present invention.
도 4 는 도 3 에 도시된 퓨즈 레이 아웃의 구조를 보인 배열도.4 is an arrangement diagram showing the structure of the fuse layout shown in FIG.
도 5 는 부하측 메탈의 개수가 다섯 개인 경우 본 발명의 일실시례에 의한 반도체의 퓨즈 레이 아웃을 보인 개념도.5 is a conceptual diagram illustrating a fuse layout of a semiconductor according to an embodiment of the present invention when the number of load-side metals is five.
도 6 은 부하측 메탈의 개수가 다섯 개인 경우 본 발명의 다른 실시례에 의한 반도체의 퓨즈 레이 아웃을 보인 개념도.6 is a conceptual view illustrating a fuse layout of a semiconductor according to another embodiment of the present invention when the number of load-side metals is five.
도 7 은 부하측 메탈의 개수가 여섯 개인 경우 본 발명의 또 다른 실시레에 의한 반도체의 퓨즈 레이 아웃을 보인 개념도.7 is a conceptual diagram illustrating a fuse layout of a semiconductor according to another embodiment of the present invention when the number of load-side metals is six.
(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
1,1';전원측 메탈 2,3,4,5,2',3',4',5',6';부하측 메탈1,1 ';
6,7,8,9,20,20';퓨즈 10;컨택6,7,8,9,20,20 ';
21,21';최하층부 22,22';중간층부21,21 ';
23,23';최상층부 21a,21'a,21'b;부하측 메탈 연결가지23,23 '; top layer portion 21a, 21'a, 21'b; load side metal connection branch
22a,24'a,24'b;제 2 층 중간가지 25'a,25'b;제 3 층 중간가지22a, 24'a, 24'b;
상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 전원전압이 인가되는 전원측 메탈과, 부하와 연결되는 하나 이상의 부하측 메탈과, 상기 전원측 메탈과 부하측 메탈간을 연결하는 퓨즈와, 상기 퓨즈와 메탈간을 접촉시키는 컨택을 포함하여 구성되는 반도체의 퓨즈 레이 아웃에 있어서; 상기 퓨즈는 부하측 메탈과 동수로 되어 각각의 부하측 메탈에 연결되는 부하측 메탈 연결가지로 구성되는 최하층부와; 전원측 메탈에 연결되는 하나의 전원측 메탈 연결가지로 되는 최상층부와; 상기 최하층부의 부하측 메탈 연결가지 중 인접한 두 개씩을 쌍으로 묶어 하나로 연장형성하여 제 2 층 중간가지를 형성하고 쌍으로 묶이지 못한 하나의 부하측 메탈 연결가지가 있는 경우에는 그 부하측 메탈 연결가지가 그대로 올라와 제 2 층 중간가지로 형성된 제 2 층과, 제 2 층 중간가지 중 인접한 두 개씩을 쌍으로 묶어 하나로 연장형성하여 제 3 층 중간가지를 형성하고 쌍으로 묶이지 못한 하나의 제 2 층 중간가지가 있는 경우에는 그 제 2 층 중간가지가 그대로 올라와 제 3 층 중간가지로 형성된 제 3 층 등으로 구성되어 최종적으로 두 개의 중간가지가 묶여 상기 전원측 메탈 연결가지로 연결되도록 구성된 중간층부로 구성된 것을 특징으로 하는 반도체의 퓨즈 레이 아웃이 제공된다.In order to achieve the object of the present invention as described above, a power supply side metal to which a power supply voltage is applied, at least one load side metal connected to the load, a fuse connecting the power supply side metal and the load side metal, between the fuse and the metal A fuse layout of a semiconductor comprising a contact for contacting the semiconductor device; The fuse has a lowermost part consisting of load-side metal connecting branches connected to each load-side metal in the same number as the load-side metal; A top layer part comprising one power side metal connection branch connected to the power side metal; The adjacent two of the load-side metal connecting branches of the lowermost layer are formed in a pair and extended to one to form a middle layer of the second layer. When there is a second layer formed of two-layered intermediate branches and one second layer intermediate branch which is formed by connecting two adjacent middle branches of the second layer in pairs and extending them into one to form a third layer intermediate branch The intermediate layer of the semiconductor, characterized in that the middle layer of the second layer is raised as it is composed of a third layer formed of the middle layer of the third layer is finally composed of the two intermediate branches are connected and connected to the power side metal connection branch Fuse layouts are provided.
이하, 첨부도면에 도시한 본 발명의 실시례에 의거하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the embodiments of the present invention shown in the accompanying drawings.
도 3 은 본 발명의 일실시례에 의한 반도체의 퓨즈 레이 아웃을 보인 개념도이고, 도 4 는 도 3 에 도시된 퓨즈 레이 아웃의 구조를 보인 배열도이다.3 is a conceptual view illustrating a fuse layout of a semiconductor according to an exemplary embodiment of the present invention, and FIG. 4 is an arrangement diagram illustrating a structure of a fuse layout of FIG. 3.
본 실시례에서는 네 개의 부하측 메탈(2,3,4,5)이 있는 경우를 도시한 것으로서, 각각의 부하측 메탈(2,3,4,5)과 전원측 메탈(1)에 컨택(10)을 통해 퓨즈(20)가 연결되는 것은 종래와 동일하나 본 발명의 퓨즈(20)는 종래와 같이 전원측 메탈(1)과 각각의 부하측 메탈(2,3,4,5)을 연결하며 낱개로 이루어지는 퓨즈(6,7,8,9)가 아니라 최하층부(21)와 중간층부(22) 및 최상층부(23)로 구성되는 단일의 퓨즈(20)이다.In this embodiment, there are four load-
상기 최하층부(21)는 부하측 메탈(2,3,4,5)의 개수와 동수로 되어 각각의 부하측 메탈(2,3,4,5)에 연결되는 부하측 메탈 연결가지(21a)들로 구성되며, 상기 최상층부(23)는 전원측 메탈(1)에 연결된 하나의 전원측 메탈 연결가지(23a)로 구성된다.The
상기 최하층부(21)와 최상층부(23)의 사이에 있는 중간층부(22)는 상기 최하층부(21)의 부하측 메탈 연결가지(21a) 중 인접한 두 개씩을 쌍으로 묶어 하나로 연장형성하여 제 2 층 중간가지(22a)를 형성한 제 2 층으로 되어 최종적으로 두 개의 중간가지(22a)가 묶여 상기 전원측 메탈 연결가지(23a)로 연결되도록 구성된다.The
도 5 는 본 발명의 다른 실시례에 의한 반도체의 퓨즈 레이 아웃을 보인 개념도로서, 이에 도시한 바와 같이 다섯 개의 부하측 메탈(2',3',4',5',6')이 있는 경우에는 하나의 전원측 메탈 연결가지(23'a)로 된 최상층부(23')와 부하측 메탈(2',3',4',5',6')의 개수와 동수인 다섯 개의 부하측 메탈 연결가지(21'a,21'b)로 되는 최하층부(21')의 구조는 네 개의 부하측 메탈(2,3,4,5)이 있는 경우와 동일한 구조로 되나, 최하층부(21')와 최상층부(23')의 사이에 있는 중간층부(22')는 제 2 층(24')외에도 제 3 층(25')이 더해져 두 개의 층(24',25')으로 이루어지게 되며 각층(24',25')은 중간가지(24'a,25'a)로 구성되게 되는데 제 2 층 중간가지(24'a,24'b)는 최하층부(21')의 부하측 메탈 연결가지(21'a,21'b) 중 인접한 두 개씩을 쌍으로 묶어 하나로 연장형성하여 형성한 것(24'a)과 쌍으로 묶이지 못한 하나의 부하측 메탈 연결가지(21'b)를 그대로 연장형성한 것(24'b)으로 구성되게 되며, 제 3 층 중간가지(25'a,25'b)도 마찬가지로 제 2 층 중간가지(24'a,24'b) 중 인접한 두 개씩을 쌍으로 묶어 하나로 연장형성한 것(25'a)과 쌍으로 묶이지 못한 하나의 제 2 층 중간가지(24'b)가 그대로 올라와 형성된 것(25'b)으로 구성되어 최종적으로 두 개의 중간가지(25'a,25,b)가 묶여 상기 전원측 메탈 연결가지(23'a)로 연결되도록 구성되게 된다.FIG. 5 is a conceptual view illustrating a fuse layout of a semiconductor according to another exemplary embodiment of the present invention. As shown in FIG. 5, when there are five load side metals 2 ', 3', 4 ', 5', and 6 ', FIG. Five load-side
부하측 메탈 연결가지의 개수가 다섯 개인 경우에는 상기한 구성외에도 도 6 에 도시한 바와 같은 구조로 되는 경우나 도 7 에 도시한 바와 같은 구조로 되는 경우등이 있을 수 있으며 각각의 경우 모두 중간층부의 각층은 아래층 중간가지 내지 부하측 메탈 연결가지를 두 개씩 쌍으로 묶어 연장형성하고 묶이지 못한 하나의 것은 그대로 연장형성하여 형성된 중간가지로 구성되게 되는 점에서 상기 도 5 에 도시된 실시례의 것과 동일하며 이러한 배열은 동작모드 선택을 위한 절단회수를 줄일 수 있도록 적절하게 결정하게 된다.In the case where the number of load-side metal connecting branches is five, in addition to the above configuration, there may be a structure as shown in FIG. 6 or a structure as shown in FIG. 7, and in each case, each layer of the intermediate layer part. Is the same as that of the embodiment shown in FIG. 5 in that it is composed of a middle branch formed by extending the bottom layer intermediate branch to the load-side metal connecting branch in two pairs and one that is not tied as it is extended to form this arrangement Is appropriately determined to reduce the number of cutting times for the operation mode selection.
여섯 개 이상의 부하측 메탈이 있고 이에 따라 여섯 개 이상의 부하측 메탈 연결가지가 있는 경우에도 상기한 바와 같은 규칙에 의해 퓨즈 레이 아웃이 구성되게 되는데 이러한 규칙에 따르는 경우에는 N 을 1 이상의 정수라 할 때 2 의 N 제곱승을 초과하고 2 의 N+1 제곱승 이하인 수의 부하측 메탈이 있는 경우에는 N+2 개의 층으로 퓨즈 레이 아웃이 구성되게 되며 최상층부와 최하층부를 제외한 중간층부는 N 개의 층으로 구성되게 된다.Even if there are more than six load-side metals, and therefore there are more than six load-side metal connection branches, the fuse layout is constructed according to the above rules. In accordance with these rules, when N is an integer of 1 or more, N of 2 If there are more load-side metals than squared and less than N + 1 squared of 2, the fuse layout consists of N + 2 layers and the intermediate layer except for the top and bottom layers consists of N layers.
상기한 바와 같은 구조로 되는 본 발명에 의한 반도체의 퓨즈 레이 아웃의 작용을 설명하면 다음과 같다.The operation of the fuse layout of the semiconductor according to the present invention having the structure as described above is as follows.
도 4 에 도시된 반도체의 퓨즈 레이 아웃의 경우를 예로 설명하면 반도체의 작동모드를 설정하기 위해 전원측 메탈과 일부의 부하측 메탈간의 연결을 단절하는 경우 좌측부터 제 1, 제 2, 제 3, 제 4 부하측 메탈이라할 때 하나의 부하측 메탈과의 연결을 단절하는 경우에는 그 부하측 메탈과 연결된 부하측 메탈 연결가지를 절단하게 될 것이나 제 1 및 제 2 부하측 메탈과의 연결을 단절하는 경우 내지 제 3 및 제 4 부하측 메탈과의 연결을 단절하고자 하는 경우에는 최하층부에 있는 부하측 메탈 연결가지를 절단하는 대신 제 2 층의 제 2 층 중간가지 중 연결을 단절하고자 하는 부하측 메탈과 연결된 부하측 메탈 연결가지 두 개를 쌍으로 묶어 연장형성된 제 2 층 중간가지를 절단하게 되어 절단횟수를 2 회에서 1 회로 줄일 수 있게 되며, 네 개의 부하측 메탈 연결가지 모두와 연결을 단절하고자 하는 경우에는 최상층부의 전원측 메탈 연결가지를 절단하게 되어 4 회의 절단횟수를 1 회로 줄일 수 있게 된다.In the case of the fuse layout of the semiconductor illustrated in FIG. 4 as an example, the first, second, third, and fourth parts from the left side when disconnecting the connection between the power supply metal and a part of the load-side metal in order to set the operation mode of the semiconductor. When the load side metal is disconnected from one load side metal, the load side metal connection branch connected to the load side metal will be cut, but the connection with the first and second load side metals is disconnected. 4 If you want to break the connection with the load side metal, instead of cutting the load side metal connection branch at the bottom layer, remove the two load side metal connections connected with the load side metal to disconnect the middle branch of the second layer of the second layer. By cutting the middle branches of the second layer extending in pairs, the number of cuts can be reduced from two to one. If you are connecting to all of the connection and disconnection have been cut the power supply side of the connection metal choesangcheungbu can be reduced to four times the number of cut once.
다섯 개 이상의 부하측 메탈이 있는 경우에도 네 개의 부하측 메탈이 있는 경우와 유사한 방법으로 부하측 메탈과 전원측 메탈과의 연결을 단절하는 경우 절단횟수를 줄여 작업이 가능하게 된다.Even if there are more than five load side metals, if the connection between the load side metal and the power side metal is disconnected in a manner similar to the case where there are four load side metals, the number of cuttings can be reduced.
상기한 바와 같은 구조로 되는 본 발명에 의한 반도체의 퓨즈 레이 아웃에서는 반도체의 동작모드를 결정하기 위하여 퓨즈를 절단하는 것은 두 개 이상의 부하측 메탈과의 연결을 차단하는 경우 각각의 부하측 메탈 연결가지를 절단하는 대신 부하측 메탈 연결가지 내지 하층의 중간가지를 쌍으로 연결하여 연장된 중간가지를 절단하는 것에 의해 이루어지게 되므로 퓨즈를 절단하는데 요하는 시간을 단축할 수 있어 반도체의 생산성을 향상시킬 수 있게 된다.In the fuse layout of the semiconductor according to the present invention having the structure as described above, cutting the fuse to determine the operation mode of the semiconductor is to cut each load-side metal connection branch when the connection to the two or more load-side metal is cut off Instead, it is made by cutting the extended middle branch by connecting the middle branches of the load-side metal connecting branch to the lower layer in pairs, thereby reducing the time required to cut the fuse, thereby improving the productivity of the semiconductor.
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| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20100825 Year of fee payment: 12 |
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