KR100234335B1

KR100234335B1 - Apparatus for transfering mpeg data

Info

Publication number: KR100234335B1
Application number: KR1019960049337A
Authority: KR
Inventors: 장희건
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-10-28
Filing date: 1996-10-28
Publication date: 1999-12-15
Also published as: KR19980030002A

Abstract

본 발명에 따른 앰팩 데이터의 전송장치가 개시된다.An apparatus for transmitting am amp data according to the present invention is disclosed.

본 발명에 따른 저장 미디어에 기록된 앰팩 데이터를 리드하여 컴퓨터의 통신포트를 이용하여 소정의 단말장치에 전송하기 위한 전송장치는 상기 통신 포트로부터 출력된 앰팩 데이터를 각각 나누어 저장하는 두 개의 저장 메모리;, 상기 저장 메모리로부터 출력된 데이터를 래치하는 래치부;, 상기 래치부로부터 출력된 데이터를 데이터가 저장된 CPU 타입에 따라 데이터의 순서를 바꾸어 주는 비트 스웝; ,상기 비트 스웝된 패러럴 데이터를 시리얼로 변환하여 출력하는 패러럴/시리얼 변환부;, 상기 패러럴/시리얼 변환부로부터 출력된 시리얼 데이터의 속도에 따라 클럭에 동기시키는 동기 클럭부; 및 상기 동기 클럭부로부터 동기된 데이터를 상기 단말장치에 전송하는 구동부를 포함한다.The transmission apparatus for reading the ampac data recorded on the storage medium according to the present invention and transmitting the read ampac data to the predetermined terminal apparatus using the communication port of the computer includes two storage memories for separately storing the ampap data outputted from the communication port; A latch unit for latching data output from the storage memory, a bit switch for changing the order of data according to a CPU type in which data output from the latch unit is stored, A parallel / serial converter for converting the bit-stitched parallel data into serial data, and a synchronous clock unit for synchronizing the bit-stitched parallel data with a clock according to the serial data output from the parallel / serial converter; And a driving unit for transmitting synchronized data from the synchronous clock unit to the terminal device.

따라서, 상술한 바와 같이 본 발명에 의하면, 앰팩 데이터를 클럭의 동기에 맞춰 클럭의 소스만 결정하면 어떠한 앰팩 데이터도 속도에 맞춰 정확히 전송하는 효과를 갖는다.Therefore, as described above, according to the present invention, if only the source of the clock is determined in accordance with the synchronization of the clock, the amplifier has the effect of accurately transmitting any amplification data according to the speed.

Description

[0001] Apparatus for transferring MPEG data [0002]

본 발명은 데이터 전송장치에 관한 것으로서, 더욱 상세하게는 컴퓨터로부터 출력된 앰펙 데이터를 단말장치에 전송하기 위한 서버로서 펌핑카드를 장착하여 데이터를 전송하는 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transmission apparatus, and more particularly, to a system for transmitting data to a terminal apparatus by using a pumping card.

컴퓨터 단말기에서 PCI 버스를 이용하여 구현된 서버가 ACT/Technico사에서 제공될 예정이나 가격이 고가이고 납기일도 지연되는 문제가 있다.A server implemented using a PCI bus on a computer terminal will be provided by ACT / Technico, but the price is high and the due date is delayed.

본 발명은 상술한 문제점을 해결하기 위해 창출된 것으로서, ISA 버스를 이용하여 펌핑카드를 통해 앰펙 데이터를 전송하는 장치를 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide an apparatus for transmitting Ampec data through a pumping card using an ISA bus.

도 1은 본 발명에 따른 펌핑카드를 이용한 액팩 데이터의 전송장치를 설명하기 위한 도면이다.1 is a view for explaining an apparatus for transferring pack data using a pumping card according to the present invention.

도 2는 본 발명에 따른 클럭신호에 따라 동기되는 앰팩 데이터의 파형을 나타낸 도면이다.FIG. 2 is a diagram illustrating a waveform of amplified data synchronized with a clock signal according to the present invention.

상기의 목적을 달성하기 위한 본 발명에 따른 저장 미디어에 기록된 앰팩 데이터를 리드하여 컴퓨터의 통신포트를 이용하여 소정의 단말장치에 전송하기 위한 전송장치는 상기 통신 포트로부터 출력된 앰팩 데이터를 각각 나누어 저장하는 두 개의 저장 메모리; 상기 저장 메모리로부터 출력된 데이터를 래치하는 래치부; 상기 래치부로부터 출력된 데이터를 데이터가 저장된 CPU 타입에 따라 데이터의 순서를 바꾸어 주는 비트 스웝; 상기 비트 스웝된 패러럴 데이터를 시리얼로 변환하여 출력하는 패러럴/시리얼 변환부; 상기 패러럴/시리얼 변환부로부터 출력된 시리얼 데이터의 속도에 따라 클럭에 동기시키는 동기 클럭부; 및 상기 동기 클럭부로부터 동기된 데이터를 상기 단말장치에 전송하는 구동부를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of reading data stored in a storage medium, the method comprising: Two storage memories for storing; A latch for latching data output from the storage memory; A bit switch for changing the order of data output from the latch unit according to a CPU type in which data is stored; A parallel / serial converter for converting the bit-stitched parallel data into serial data and outputting the serial data; A synchronous clock unit for synchronizing the clock with the serial data output from the parallel / serial converter; And a driving unit for transmitting synchronized data from the synchronous clock unit to the terminal device.

본 발명에 있어서, 상기 두 개의 저장 메모리는 제1 FIFO 메모리와 제2 FIFO 메모리로 구성함을 특징으로 한다.According to an embodiment of the present invention, the two storage memories include a first FIFO memory and a second FIFO memory.

본 발명에 있어서, 상기 저장 메모리에 각각 데이터를 나누어 저장하기 위한 소정의 제어신호(IOCS16)를 상기 PC 통신포트에 인가함을 특징으로 한다.In the present invention, a predetermined control signal (IOCS16) for separately storing data in the storage memory is applied to the PC communication port.

본 발명에 있어서, 상기 제1 FIFO 메모리에서는 메모리에 입력되는 데이터의 속도와 그 양이 저장된 메모리의 반 이하가 되었을때 이를 알리기 위한 HALF 플랙 체크신호(HF)를 출력하고, 상기 제2 FIFO 메모리에서는 메모리에 저장된 데이터가 출력되고 잔여 데이터가 없을 때 출력되는 앰프티(EMPTY)플랙 신호(EF)를 패러럴 to 시리얼변환부에 출력함을 특징으로 한다.In the present invention, the first FIFO memory outputs a HALF flag check signal (HF) for informing when the speed and amount of data input to the memory becomes less than half of the stored memory, and the second FIFO memory And outputs to the parallel-to-serial converting unit an amp EF T flag signal EF which is output when data stored in the memory is output and there is no remaining data.

이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도 1에 있어서, 참조부호 10은 ISA 버스를 이용하는 PC 슬롯을, 참조부호 12는 펌핑카드를, 참조부호 14는 단말장치(SETBOX)를 각각 나타낸다.In Fig. 1, reference numeral 10 denotes a PC slot using an ISA bus, 12 denotes a pumping card, and 14 denotes a terminal device (SETBOX).

펌핑카드(12)는 제1 FIFO 메모리(120), 제2 FIFO 메모리(122), 제1 과 제2 FIFO 메모리(120)(122)로부터 출력된 데이터를 래치하는 래치부(124), 래치(124)로부터 출력된 데이터를 CPU 타입에 따라 데이터를 바꾸어 주는 비트 스웝(126), 비트 스웝된 데이터의 패러럴을 시리얼로 변환하여 출력하는 패러럴/시리얼 변환부(128), 시리얼로 변환된 데이터의 속도에 따라 클럭의 동기를 맞추는 동기 클럭부(130) 및 데이터를 단말장치에 전송하기 위한 구동부(132)로 이루어진다. 여기서 PC 슬롯에 인가되는 IOCS16 신호는 제1 FIFO 메모리(120)와 제2 FIFO 메모리(122)에 각각 8비트의 데이터가 저장되도록 제어하는 신호이다. 또한, 제1 FIFO 메모리(120)에서 제공되는 HALF플랙 체크 신호(HF)는 제1 FIFO 메모리(120)에 입력되는 데이터의 속도와 그 양에 따라 메모리(120)에 저장된 데이터의 양이 저장된 메모리의 반 이하가 되었을때 이를 알리기 위한 신호이다. 또한, 제2 FIFO 메모리(122)에서 제공되는 앰프티(EMPTY)플랙 신호(EF)는 메모리에 저장된 데이터가 출력되고 잔여 데이터가 없을 때 패러럴 to 시리얼변환부에 출력되는 신호이다.The pumping card 12 includes a first FIFO memory 120, a second FIFO memory 122, a latch unit 124 for latching data output from the first and second FIFO memories 120 and 122, And a parallel / serial conversion unit 128 for converting the parallel data of the bit-stitched data into serial data and outputting the serial data, A synchronization clock unit 130 for synchronizing the clocks according to the clock signal, and a driving unit 132 for transmitting the data to the terminal apparatus. The IOCS16 signal applied to the PC slot is a signal for controlling the 8-bit data to be stored in the first FIFO memory 120 and the second FIFO memory 122, respectively. The HALF flag check signal HF provided in the first FIFO memory 120 may be stored in the memory 120 based on the speed and amount of data input to the first FIFO memory 120, Is less than half of the signal is to signal. Also, the amplifier EFFT flag signal EF provided in the second FIFO memory 122 is a signal output to the parallel to serial converter when data stored in the memory is output and there is no remaining data.

이어서, 도 1에 도시된 전송장치의 동작을 설명하면 다음과 같다.The operation of the transmission apparatus shown in FIG. 1 will now be described.

ISA 인터페이스를 이용하는 PC에서 출력된 앰팩 데이터는 본 발명에 의한 펌핑카드(12)를 장착하여 PC의 통신 포트를 이용하여 단말장치에 전송한다. 먼저, 단말장치에서 PC쪽으로 데이터 수신메시지를 요청하면, 하드 디스크 드라이브 또는 CD-ROM 등의 저장 미디어에 저장된 데이터는 단말기로 설정되어 있는 어드레스를 이용하여 전송된다. 펌핑카드(12)에서는 이 데이터를 전송하여 소정의 처리를 거쳐 단말장치에 전송하게 된다. 여기서 펌핑카드의 동작에 대해 상세히 설명하면, 우선 PC슬롯을 통해 수신된 16비트의 데이터는 제1 FIFO 메모리(120)과 제2 FIFO 메모리(122)에 각각 8비트의 데이터로 나뉘어 저장된다. 여기서, 제1 FIFO 메모리(120)에서는 메모리에 저장되는 데이터의 양에 따라 HALF 플랙 체크신호를 PC슬롯에 전송한다. 또한, 제2 FIFO 메모리(122)에서는 패러럴/시리얼 변환부(128)에 앰프티 플랙신호를 전송한다. 각각의 메모리(120),(122)로부터 출력된 데이터를 래치하는 래치부(124)에서는 패러럴/시리얼 변환부(128)에서 제공되는 출력 인에이블신호(OE)에 따라 데이터를 출력한다. 래치부(124)로부터 데이터를 수신한 비트 스웝(SWAP)에서는 CUP의 타입에 따라 전송된 데이터의 위치를 정상적으로 바꾸어 출력한다. 비트스웝(126)으로부터 출력된 데이터는 입력되는 클럭에 맞춰 패러럴/시리얼 변환부(128)에서 처리된다. 시리얼 데이터로 변환된 데이터는 동기 클럭부(130)에서 전송되는 데이터의 속도에 따라 클럭의 동기를 맞춰 출력한다. 동기가 맞춰진 데이터는 구동부(132)에서 전송을 위한 소정의 처리가 진행된후 단말장치(14)에 전송된다.Amp data output from the PC using the ISA interface is transmitted to the terminal device by using the communication port of the PC by mounting the pumping card 12 according to the present invention. First, when requesting a data reception message from the terminal to the PC, data stored in a storage medium such as a hard disk drive or a CD-ROM is transmitted using an address set in the terminal. The pumping card 12 transmits the data to the terminal device through a predetermined process. Here, the operation of the pumping card will be described in detail. First, the 16-bit data received through the PC slot is divided into 8-bit data in the first FIFO memory 120 and the second FIFO memory 122, respectively. Here, the first FIFO memory 120 transmits a HALF flag check signal to the PC slot according to the amount of data stored in the memory. In the second FIFO memory 122, the amplifier T flags are transmitted to the parallel / serial converter 128. The latch unit 124 latches the data output from each of the memories 120 and 122 and outputs data in accordance with the output enable signal OE provided from the parallel / In the bit swap (SWAP) receiving the data from the latch unit 124, the position of the transferred data is normally changed according to the type of the CUP and is output. The data output from the bit switch 126 is processed by the parallel / serial conversion unit 128 in accordance with the input clock. The data converted into the serial data is synchronized with the clock according to the speed of the data transmitted from the synchronizing clock unit 130 and outputted. The synchronized data is transmitted to the terminal device 14 after a predetermined process for transmission is performed in the driving unit 132. [

상술한 바와 같이 본 발명에 따른 앰팩 데이터의 전송장치는 앰팩 데이터를 클럭의 동기에 맞춰 클럭의 소스만 결정하면 어떠한 앰팩 데이터도 속도에 맞춰 정확히 전송하는 효과를 갖는다.As described above, the apparatus for transmitting the amplification data according to the present invention has the effect of accurately transmitting any amplification data in accordance with the speed, by determining the source of the clock only in accordance with the synchronization of the clock.

Claims

A transfer apparatus for reading am amp data recorded on a storage medium and transferring the read am amp data to a predetermined terminal apparatus using a communication port of a computer,

Two storage memories for respectively storing the amplifier data output from the communication port;

A latch for latching data output from the storage memory;

A bit switch for changing the order of data output from the latch unit according to a CPU type in which data is stored;

A parallel / serial converter for converting the bit-stitched parallel data into serial data and outputting the serial data;

A synchronous clock unit for synchronizing the clock with the serial data output from the parallel / serial converter; And

And a driving unit for transmitting the synchronized data from the synchronous clock unit to the terminal device.

The apparatus of claim 1, wherein the two storage memories comprise a first FIFO memory and a second FIFO memory.

The apparatus of claim 1 or 2, wherein a predetermined control signal (IOCS16) for dividing and storing data into the storage memory is applied to the PC communication port.

3. The method of claim 2, wherein the first FIFO memory outputs a HALF flag check signal (HF) for informing the speed of the data input to the memory when the speed and the amount of the data are less than half of the stored memory, Wherein the memory outputs the data stored in the memory and outputs the EMPTY flag signal EF to the parallel / serial converter when there is no remaining data.