KR970010157B1

KR970010157B1 - Matching apparatus for transmitting sdlc/hdlc data frame to tokening controlling bus

Info

Publication number: KR970010157B1
Application number: KR1019940010337A
Authority: KR
Inventors: 권한우
Original assignee: 대우통신 주식회사; 박성규
Priority date: 1994-05-12
Filing date: 1994-05-12
Publication date: 1997-06-21
Also published as: KR950033866A

Abstract

If token ring control bus occupancy permitting signal is enable on state where are data to transfer to token ring control bus, bus transfer control part(2) generates data out-read control signal so that outputs it to FIFO reading signal control part(2). If data out-reading control signal is input, FIFO reading signal control part(3) outputs data out-reading signal from falling edge of transfer synchronous clock to FIFO(1) so that SDLC/HDLC data may out-read 8bit at a time. 8bit data out-read from FIFO(1) is loaded to latch part(4) by data out-reading signal, and synchronizes with transfer synchronous clock to output, which is shifted to latch(5) and latch(6) byte at a time to be transferred to token ring control bus.

Description

Token Ring Control Bus Transmission Matching Device for SDLC / HDLC Data Frame

제1도는 SDLC/HDLC 프레임 포멧을 도시하는 도면.1 illustrates the SDLC / HDLC frame format.

제2도는 본 발명의 실시예를 나타내는 상세 구성도.2 is a detailed block diagram showing an embodiment of the present invention.

제3도는 본 발명의 실시예에 따른 타이밍도.3 is a timing diagram according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : FIFO 2 : 버스 전송 제어부1: FIFO 2: Bus transfer control

3 : FIFO 읽기 신호 제어부 4, 5, 6 : 래치부3: FIFO read signal control unit 4, 5, 6: latch unit

7 : 끝 플래그 검출부 8 : 버스 점유 시간 제어부7: End flag detector 8: Bus occupancy time controller

본 발명은 FIFO(First In First Out) 메모리에 병렬로 변환되어 저장된 SDLC(Syncronous Level Data Link Control)/HDLC(High Level Data Link Control) 프레임 데이타를 토큰링(token ring) 제어 버스로 송신할 수 있도록 정합해주는 송신 정합 장치에 관한 것이다.The present invention is capable of transmitting SDLC (Syncronous Level Data Link Control) / HDLC (High Level Data Link Control) frame data, which are converted and stored in parallel in FIFO (First In First Out) memory, in a token ring control bus. A transmission matching device for matching.

일반적으로 SDLC/HDLC 프레임 포멧은 제1도에 나타난 바와 같이 1프레임의 시작과 끝을 나타내는 시작 플래그(flag)와 끝 플래그 및 N(N : 일정상수)바이트(byte)의 데이타로 구성되고 상기 시작 플래그와 끝 플래그는 01111110의 고유값을 갖는다.In general, the SDLC / HDLC frame format includes a start flag, an end flag, and N (N: constant constant) bytes of data indicating the start and end of one frame as shown in FIG. The flag and the end flag have a unique value of 01111110.

또한 데이타 필드에는 플래그의 고유값을 지켜주기 위해 데이타 필드 상에 연속되는 5개 이상의 로직 1 이 검출되면 그 다음에 강제로 로직 0의 1 비트를 삽입시켜 주고 통신 기기의 끝단에 있는 통신 콘트롤러(controller) 상용 칩에서 이를 자동으로 제거해준다.In addition, if more than 5 consecutive logic 1s are detected on the data field to protect the unique value of the flag, the data field is then forced to insert 1 bit of logic 0, and then the communication controller at the end of the communication device. The chip is automatically removed from commercial chips.

상기와 같은 SDLC/HDLC 데이타 프레임을 전송하는데 있어서, 종래에는 SDLC/HDLC 데이타 프레임을 FIFO 메모리 버퍼에 병렬로 저장하고 FIFO 메로리 버퍼로부터 이를 다시 독출(read)한 후 직렬 데이타로 변환하여 전송하였다.In transmitting such SDLC / HDLC data frames, conventionally, SDLC / HDLC data frames are stored in parallel in a FIFO memory buffer, read back from the FIFO memory buffer, and then converted into serial data.

그러나 상기와 같은 직렬 버스 정합 방식으로는 버스의 전송 용량을 높이는데 한계가 있다.However, such a serial bus matching method has a limitation in increasing the transmission capacity of the bus.

따라서 본 발명은 토큰링 제어 버스를 이용하여 SDLC/HDLC 데이타 프레임을 병렬로 송신함으로써 버스의 전송 용량을 높일 수 있는 SDLC/HDLC 데이타 프레임의 토큰링 제어 버스 송신 정합 장치를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a token ring control bus transmission matching device for SDLC / HDLC data frames that can increase the transmission capacity of a bus by transmitting SDLC / HDLC data frames in parallel using a token ring control bus.

이하, 첨부된 도면을 참조하여 본 발명의 동작 설명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the operation of the present invention.

제2도는 본 발명의 실시예를 나타내는 상세 구성도로서, SDLC/HDLC 데이타 프레임이 병렬로 저장된 FIFO(1), 상기 FIFO(1)에서 토큰링 제어 버스로 전송할 데이타가 있으면 버스 점유 허용 신호 수신시 데이타 독출 제어 신호를 발생하는 버스 전송 제어부(2), 상기 버스 전송 제어부(2)의 데이타 독출 제어 신호를 수신하여 상기 FIFO(1)의 데이타를 독출하기 위한 데이타 독출 신호를 출력하는 FIFO 읽기 신호 제어부(3), 상기 데이타 독출 신호에 의해 상기 FIFO(1)에서 독출된 8비트 데이타를 로드하는 래치부(4), 송신 동기 클럭에 동기되어 상기 래치부(4)에서 출력한 데이타를 로드하는 래치부(5), 송신 동기 클럭에 동기되어 상기 래치부(5)에서 출력한 데이타를 로드한 후 이를 토큰링 제어 버스로 출력하는 래치부(6), 상기 래치부(4,5)에 로드되어 있는 데이타를 체크하여 프레임의 끝 플래그가 검출되면 상기 버스 전송 제어부(2)와 FIFO 읽기 신호 제어부(3)에 독출 중단 신호를 출력하는 끝 플래그 검출부(7), 상기 FIFO(1)의 데이타가 상기 토큰링 제어 버스로 모두 전송될 때까지 시간을 유지시켜 주는 버스 점유 시간 제어부(8)로 구성된다.2 is a detailed block diagram illustrating an embodiment of the present invention, in which a FIFO (1) in which SDLC / HDLC data frames are stored in parallel, and when there is data to be transmitted from the FIFO (1) to a token ring control bus, A bus transfer control unit 2 for generating a data read control signal, and a FIFO read signal control unit for receiving a data read control signal of the bus transfer control unit 2 and outputting a data read signal for reading data of the FIFO 1. (3) a latch unit 4 for loading 8-bit data read out from the FIFO 1 by the data read signal, and a latch for loading data output from the latch unit 4 in synchronization with a transmission synchronization clock; And a latch unit 6 for loading data output from the latch unit 5 in synchronization with the transmission synchronization clock and outputting the data to the token ring control bus. Check the data When the end flag of the frame is detected, the end flag detector 7 for outputting a read stop signal to the bus transfer control unit 2 and the FIFO read signal control unit 3, and the data of the FIFO 1 are stored in the token ring control bus. It is composed of a bus occupancy time control section 8 that maintains the time until all are transmitted.

상기와 같이 구성된 본 발명을 첨부된 제3도를 참조하여 설명하면 다음과 같다.When the present invention configured as described above with reference to the accompanying Figure 3 as follows.

먼저, 상기 FIFO(1)에 토큰링 제어 버스로 전송할 데이타가 있는 상태에서(제3도(a)) 토큰링 제어 버스 점유 허용 신호(제3도(b))가 인에이블되면 상기 버스 전송 제어부(2)는 데이타 독출 제어 신호(제3도(c))를 발생하여 상기 FIFO 읽기 신호 제어부(3)에 출력하고 상기 FIFO 읽기 신호 제어부(3)는 데이타 독출 제어 신호가 입력되면 송신 동기 클럭(제3도(d))의 하강 에지(falling edge)에서 상기 FIFO(1)에 데이타 독출 신호(제3도(e))를 출력하여 상기 FIFO(1)의 SDLC/HDLC 데이타가 8비트씩 독출되도록 한다.First, when there is data to be transmitted to the token ring control bus in the FIFO 1 (FIG. 3 (a)), when the token ring control bus occupancy permission signal (FIG. 3 (b)) is enabled, the bus transmission controller (2) generates a data read control signal (Fig. 3 (c)) and outputs it to the FIFO read signal control section 3, and the FIFO read signal control section 3, when a data read control signal is input, transmits a synchronous clock ( The data read signal (FIG. 3e) is output to the FIFO 1 at the falling edge of FIG. 3d), and the SDLC / HDLC data of the FIFO 1 is read out by 8 bits. Be sure to

상기 FIFO(1)에서 독출된 8비트 데이타는 상기 데이타 독출 신호에 의해 상기 래치부(4)에 로드되고 상기 송신 동기 클럭에 동기되어 출력된 후 상기 래치부(5)와 래치부(6)로 바이트(byte) 단위로 시프트(shift)되어 토큰링 제어 버스로 송신된다.The 8-bit data read out from the FIFO 1 is loaded into the latch unit 4 by the data read signal, is output in synchronization with the transmission synchronization clock, and then to the latch unit 5 and the latch unit 6. It is shifted by byte and transmitted to the token ring control bus.

한편, 상기 끝 플래그 검출부(7)는 상기 래치부(4,5)에 로드되어 있는 2바이트의 데이타를 항상 체크하고 있다가 프레임의 끝 플래그(Hex.7E)가 검출되면 상기 버스 전송 제어부(2)와 FIFO 읽기 신호 제어부(3)에 독출 중단 신호를 출력하여(제3도(f)) 상기 버스 전송 제어부(2)와 상기 FIFO 읽기 신호 제어부(3)가 데이타의 독출 동작을 중단하도록 하고 버스 점유 시간 제어부(8)는 송신 동기 클럭을 카운트하여 상기 FIFO(1)의 데이타가 상기 토큰링 제어 버스로 모두 전송되면 상기 버스 전송 제어부(2)에 전송 완료 신호를 출력하여 상기 버스 전송 제어부(2)가 모든 버스 전송을 끝내고 다시 다음 버스 점유 허용 신호가 입력될 때까지 기다릴 수 있도록 한다.On the other hand, the end flag detection unit 7 always checks two bytes of data loaded in the latch units 4 and 5, and when the end flag Hex. 7E of the frame is detected, the bus transfer control unit 2 ) And a read stop signal to the FIFO read signal control unit 3 (FIG. 3 (f)) so that the bus transfer control unit 2 and the FIFO read signal control unit 3 stop the data read operation. The occupancy time control unit 8 counts a transmission synchronization clock and outputs a transmission completion signal to the bus transmission control unit 2 when all data of the FIFO 1 is transmitted to the token ring control bus. ) Completes all bus transfers and waits for the next bus occupancy allowance signal to be input.

상기한 바와 같이 본 발명은 SDLC/HDLC 직렬 데이타 스트림을 병렬로 송신할 수 있도록 하여 버스의 전송 용량을 확장하고 버스 송신 버퍼로 FIFO를 사용함으로써 송신과 수신의 독출/쓰기를 용이하게 할 수 있는 효과가 있다.As described above, the present invention allows the SDLC / HDLC serial data streams to be transmitted in parallel, thereby extending the transmission capacity of the bus and facilitating read / write transmission and reception by using the FIFO as the bus transmission buffer. There is.

Claims

A FIFO (1) in which SDLC / HDLC data frames are stored in parallel, a bus transmission control unit (2) generating data read control signals upon receipt of a bus occupancy allowance signal from the FIFO (1); A FIFO read signal control unit 3 for receiving a data read control signal of a bus transfer control unit 2 and outputting a data read signal for reading data of the FIFO 1; the FIFO 1 by the data read signal To the first latch unit 4 for loading 8-bit data read from the second latch unit 5 for loading data output from the first latch unit 4 in synchronization with the transmission synchronization clock. The third latch unit 6 and the first and second latch units 4 and 5 which are loaded in synchronization with the data output from the second latch unit 5 and output them to the token ring control bus are loaded. The end flag of the frame by checking existing data End flag detection unit 7 for outputting a read stop signal to the bus transfer control unit 2 and the FIFO read signal control unit 3, and the time until all the data of the FIFO 1 are transferred to the token ring control bus. Token ring control bus transmission matching device of the SDLC / HDLC data frame, characterized in that consisting of a bus occupancy time control unit (8) to maintain a.