KR100233273B1

KR100233273B1 - Output buffer circuit of semiconductor apparatus

Info

Publication number: KR100233273B1
Application number: KR1019960076663A
Authority: KR
Inventors: 박근영
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1996-12-30
Filing date: 1996-12-30
Publication date: 1999-12-01
Also published as: KR19980057379A

Abstract

본 발명은 출력버퍼의 출력단에서 충분한 스펙을 만족하는 하이 또는 로우값이 출력될 때, 이를 감자하여 출력단을 정방향으로 드라이브하여 충분한 하이/로우 출력 전압 마진을 갖도록 하는 출력버퍼를 제공하고자 하는 것으로, 이를 위해 본 발명은 출력단을 풀업 또는 풀다운 구동하는 제1출력드라이버, 센스앰프출력신호와 출력버퍼제어신호를 논리 조합하여 상기 제1출력드라이버를 제어하는 논리회로부, 및 상기 출력단의 전압레벨과 상기 논리회로부에 제어받아, 상기 제1출력드라이버에 의해 상기 출력단값이 스펙을 만족하는 하이/로우 값을 가지지 않을 경우 상기 출력단을 정방향으로 드라이브하는 제2출력드라이버를 구비한다.The present invention is to provide an output buffer having a high high / low output voltage margin by driving the output terminal in the forward direction when the high or low value that satisfies a sufficient specification is output at the output terminal of the output buffer, The present invention provides a first output driver for driving an output stage up or down, a logic circuit portion for controlling the first output driver by logically combining a sense amplifier output signal and an output buffer control signal, and a voltage level of the output stage and the logic circuit portion. And a second output driver for driving the output end in a forward direction when the output end value does not have a high / low value satisfying a specification by the first output driver.

Description

Output buffer circuit of semiconductor device

본 발명은 반도체 장치의 출력버퍼 회로에 관한 것으로, 특히, 출력값이 원하는 충분한 하이/로우 값을 가지지 못할 경우, 충분한 하이/로우 출력 전압 마진을 갖도록 하는 출력버퍼 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit of a semiconductor device, and more particularly to an output buffer circuit that has sufficient high / low output voltage margin when the output value does not have a desired high / low value.

일반적으로, 종래의 출력버퍼 회로는 한가지 하이/로우 출력 전압 값을 목표로 설계되어진다. 이러한 경우 설계 상의 실수 혹은 여러 하이/로우 출력 전압을 스펙(SPEC)으로 갖는 디비이스의 경우 하이/로우 출력 전압 값이 스펙을 벗어나는 일이 생길 수 있다. 이러한 경우에 대하여 종래의 출력버퍼를 그대로 사용하자면 다시 마스크를 제작하거나 여러 가지 크기의 출력버퍼를 디자인하여 마스크를 만들어야 하는 단점이 있다.In general, conventional output buffer circuits are designed for one high / low output voltage value. In this case, a design mistake or a device with multiple high / low output voltages (SPEC) may cause the high / low output voltage values to deviate from the specification. In this case, if the conventional output buffer is used as it is, there is a disadvantage in that the mask is made again by manufacturing the mask or designing the output buffer of various sizes.

출력버퍼의“VOH/VOL”은 출력이 하이 상태 혹은 로우 상태일 때의 출력 전압을 일컫는다. 이 전압들의 값은 출력 드라이버 트랜지스터의 크기 및 테스트 로드의 특성과 관련되어 결정되며 테스트 조건에 따라 고유의 값이 결정된다.The "VOH / VOL" of the output buffer refers to the output voltage when the output is high or low. The values of these voltages are determined in relation to the size of the output driver transistors and the characteristics of the test load, and the test conditions determine their own values.

제1도는 종래의 출력버퍼의 회로도이다. 도면을 참조하면, 종래의 출력버퍼회로는, 센스앰프출력신호와 출력버퍼제어신호가 인버터(155)를 거친 신호가 입력되는 제1낸드 게이트(111)와, 제1낸드 게이트(111)에 의해 제어되는 풀업 피모스 트랜지스터(131), 센스앰프출력신호와 출력버퍼제어신호가 입력되는 제1노아 게이트(121), 제1노아 게이트(121)에 의해 제어되는 풀다운 엔모스트랜지스터(141), 풀업피모스트랜지스터(131)와 풀다운 엔모스트랜지스터(141)의 접점에서 구성되는 출력단(165) 및 저항, 커패시터로 구성된 테스트 로드로 이루어진다.1 is a circuit diagram of a conventional output buffer. Referring to the drawings, a conventional output buffer circuit includes a first NAND gate 111 into which a sense amplifier output signal and an output buffer control signal pass through an inverter 155, and a first NAND gate 111. The pull-down NMOS transistor 141 controlled by the pull-up PMOS transistor 131, the first NOA gate 121 to which the sense amplifier output signal and the output buffer control signal are input, and the first NOA gate 121 are controlled. An output terminal 165 formed at the contact point of the PMOS transistor 131 and the pull-down NMOS transistor 141, and a test load composed of a resistor and a capacitor.

여기서 출력버퍼제어신호는 출력버퍼의 동작 여부를 결정하는 제어 신호이고 센스앰프출력신호(SA_OUT)는 센스 앰프의 출력으로 출력버퍼에 입력된다.Here, the output buffer control signal is a control signal for determining whether the output buffer is operating and the sense amplifier output signal SA_OUT is input to the output buffer as the output of the sense amplifier.

종래의 출력버퍼 회로에서, 출력버퍼제어신호가 로우 상태이면 출력버퍼가 동작 가능한 상태가 된다. 그때 센스앰프출력신호가 하이 상태이면 출력 드라이버에는 로우가 인가되고 피모스트랜지스터(131)가 턴-온(Turn-on)되어 풀업구동함으로써 출력버퍼의 출력단(165)는 하이 상태가 된다. 이때 테스트 로드에 따라 전류경로가 얼마나 생기느냐에 의해 하이 출력 전압 값이 결정된다. 반대로 센스앰프 출력이 로우 상태이면 출력 드라이버에 하이가 인가되고 엔모스트랜지스터(141)가 턴-온 되어 풀다운 구동함으로써 출력버퍼의 출력단(165)은 로우 상태가 된다. 로우 출력 전압 역시 테스트 로드에 따라 결정된다.In the conventional output buffer circuit, when the output buffer control signal is in a low state, the output buffer is operable. At this time, when the sense amplifier output signal is high, a low is applied to the output driver, and the PMOS transistor 131 is turned on and pulled up to drive the output terminal 165 of the output buffer to a high state. At this time, the high output voltage value is determined by how much current path is generated according to the test load. On the contrary, when the sense amplifier output is low, high is applied to the output driver, the nMOS transistor 141 is turned on and pulled down to drive the output terminal 165 of the output buffer to the low state. The low output voltage is also determined by the test load.

이러한 종래의 출력버퍼는 대개 출력 드라이버 즉 풀업 피모스트랜지스터(131) 및 풀다운 엔모스트랜지스터(141)의 크기가 고정되어 있다. 따라서 만일 설계상의 에러 혹은 여러 가지 크기의 VOH/VOL 값을 동시에 만족할 것이 요구되어지는 디바이스의 경우 충분한 하이/로우 출력 전압 마진을 가지지 못하는 경우가 발생될 수 있다. 이러한 경우를 피하기 위해서는 매우 큰 크기의 출력 드라이버를 사용하면 하이/로우 출력 전압의 마진을 줄 수 있으나 불필요하게 커다란 마진을 전류 경로에 의한 전력 소모의 증대 및 노이즈의 원천이 된다는 단점이 있다.Such a conventional output buffer is usually fixed in the size of the output driver, that is, the pull-up PMOS transistor 131 and the pull-down NMOS transistor 141. Thus, if a device is required to meet design errors or VOH / VOL values of different sizes at the same time, it may not have enough high / low output voltage margins. In order to avoid such a case, the use of a very large output driver can give a high / low output voltage margin, but the disadvantage is that the unnecessarily large margin increases the power consumption by the current path and is a source of noise.

본 발명의 목적은 반도체 장치의 출력버퍼 회로에 있어서, 출력버퍼의 출력이 의도한 바와는 달리 하이 출력 전압/로우 출력 전압이 나빠 하이 상태 또는 로우 상태를 확실히 표현하지 못하는 경우 그 출력을 피드백 시켜 하이 상태 또는 로우 상태를 정(Positive)방향으로 드라이브하여 충분한 하이/로우 출력 전압 마진을 갖게 하는 출력버퍼 회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to output an output buffer circuit of a semiconductor device by feeding back the output when the output buffer output does not express a high state or a low state due to the high output voltage / low output voltage, which is not intended. The present invention provides an output buffer circuit that drives a state or a low state in a positive direction to have a sufficient high / low output voltage margin.

제1도는 종래의 출력버퍼에 관한 회로도.1 is a circuit diagram of a conventional output buffer.

제2도는 본 발명에 따른 출력버퍼에 관한 회로도.2 is a circuit diagram of an output buffer according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

211,212 : 낸드 게이트 221,222 : 노아게이트211,212: Nand Gate 221,222: Noah Gate

231,232 : 피모스 트랜지스터 241,242 : 엔모스 트랜지스터231,232 PMOS transistor 241,242 NMOS transistor

251, 252, 253, 254, 255 : 인버터251, 252, 253, 254, 255: Inverter

상기 목적을 달성하기 위하여 본 발명은, 출력단을 풀업 또는 풀다운 구동하는 제1출력드라이버; 센스앰프출력신호와 출력버퍼제어신호를 논리 조합하여 상기 제1출력드라이버를 제어하는 논리회로부; 및 상기 출력단의 전압레벨과 상기 논리 회로부에 제어받아, 상기 제1출력드라이버에 의해 상기 출력단값이 스펙을 만족하는 하이/로우 값을 가지지 않을 경우 상기 출력단을 정방향으로 드라이브하는 제2출력드라이버를 구비한다.The present invention to achieve the above object, the first output driver for driving the output stage pull-up or pull-down; A logic circuit unit configured to logically combine a sense amplifier output signal and an output buffer control signal to control the first output driver; And a second output driver controlled by the voltage level of the output terminal and the logic circuit unit to drive the output terminal in a forward direction when the output terminal value does not have a high / low value satisfying a specification by the first output driver. do.

이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention in more detail.

제2도는 본 발명의 일실시예에 따른 출력버퍼 회로도로서, 도면을 참조하면, 본 발명에 따른 출력버퍼 회로는, 제1도와 같이 논리회로부(100) 및 제1출력드라이버(200)를 구비하는 종래의 출력버퍼 회로에, 출력단(265)이 의도한 바와는 달리 충분한 하이값을 가지지 못할 경우 그때의 출력값을 피드백 받아 출력단(265)을 하이 방향으로 정방향 드라이브하는 풀업드라이버(260)와, 출력단(265)이 의도한 바와는 달리 충분한 로우값을 가지지 못할 경우 그때의 출력값을 피드백 받아 출력단(265)을 로우 방향으로 정방향 드라이브하는 풀다운드라이버(270)로 이루어진 제2출력드라이버(300)가 더 접속 구성된다.2 is an output buffer circuit diagram according to an embodiment of the present invention. Referring to the drawings, the output buffer circuit according to the present invention includes a logic circuit unit 100 and a first output driver 200 as shown in FIG. In the conventional output buffer circuit, if the output stage 265 does not have a high enough value as intended, a pull-up driver 260 for driving the output stage 265 in the high direction in response to the output value at that time and the output stage ( Unlike the intended 265, the second output driver 300, which is composed of a pull-down driver 270 that drives the output terminal 265 in the low direction in response to the output value at that time, when the output value is not fed back, is further connected. do.

더 구체적으로, 풀업드라이버(260)은 센스앰프출력신호와 출력버퍼제어신호의 반전신호를 입력하는 제1낸드 게이트(211)의 출력을 입력받는 제1인버터(251)와, 출력버퍼의 출력단(265) 신호가 입력되는 제2인버터(252)와, 제1인버터(251)와 제2인버터(252)의 출력 신호를 입력으로 하는 제2낸드게이트(212)와, 제2낸드게이트(212)의 출력에 제어받아 상기 출력단(265)을 풀업시키는 제2피모스트랜지스터(231)로 구성된다.More specifically, the pull-up driver 260 may include a first inverter 251 for receiving an output of the first NAND gate 211 for inputting an inverted signal of the sense amplifier output signal and the output buffer control signal, and an output terminal of the output buffer ( 265) a second inverter 252 to which a signal is input, a second NAND gate 212 that receives the output signals of the first inverter 251 and the second inverter 252, and a second NAND gate 212; The second PMOS transistor 231 is controlled by the output of the output terminal 265 to pull up.

또한, 풀다운드라이버(270)는 센스앰프출력신호와 출력버퍼제어신호를 입력받는 제1노아 게이트(221)의 출력이 입력되는 제3인버터(253), 출력버퍼의 출력단(265)신호가 입력되는 제4인버터(254), 제3인버터(253)와 제4인버터(254)의 출력 신호를 입력으로 하는 제2노아 게이트(222), 제2노아 게이트(222)의 출력에 제어받아 상기 출력단(265)를 풀다운하는 제2앤모스트랜지스터(242)로 구성된다.In addition, the pull-down driver 270 may receive a third inverter 253 to which the output of the first NOR gate 221 which receives the sense amplifier output signal and the output buffer control signal are input, and an output terminal 265 signal of the output buffer. The output terminal (2) is controlled by the outputs of the second Noah gate 222 and the second Noah gate 222 that receive the output signals of the fourth inverter 254, the third inverter 253, and the fourth inverter 254. And a second N-MOS transistor 242 that pulls down 265.

상술한 바와같은 구성을 갖는 본 발명의 일실시예에 따른 출력버퍼의 동작을 살펴본다.It looks at the operation of the output buffer according to an embodiment of the present invention having the configuration as described above.

본 발명에 따른 출력버퍼 회로는, 종래의 버퍼에 추가하여 여분의 출력 드라이버(260,270)로 피드백 가능하게 되어 있다. 센스 앰프 출력 신호가 하이 상태이면 출력 드라이버 제1피모스 트랜지스터(231), 제1엔모스 트랜지스터(241)에는 로우가 인가되고 따라서 제1피모스 트랜지스터(231)기 턴-온 되어 출력버퍼 출력단(265)은 하이 상태가 되며, 제2낸드 게이트(212)의 제1인버터(251)측 입력은 하이 상태가 된다. 이때 만일 어떤 이유에 의해 출력버퍼 출력단(265)이 하이 상태로 올라가는데 어려움이 있다면, 즉, 제2인버터(252)의 입력이 로우로 인식된다면 제2인버터(252)의 출력은 하이가 되어 제2낸드 게이트(212)의 출력은 로우가 되고, 여분의 출력 드라이버 제2피모스 트랜지스터(232)의 출력은 로우가 되고, 여분의 출력 드라이버 제2피모스 트랜지스터(232)를 턴-온 시킨다. 여기서, 필요한 제2인버터(252)는 그를 구성하고 있는 피모스 트랜지스터를 엔모스트랜지스터보다 휠씬 크게 만들어 보통의 인버터보다 큰 로직 문턱 전압(Logic Threshold Voltage)을 갖도록 하는 것이 중요하다. 왜냐하면 원하던 하이 출력 전압 값보다 조금만 떨어져도 여분의 제2피모스 트랜지스터(232)를 작동시키는 것이 필요하기 때문이다. 그리고, 제2인버터(252)를 제2낸드 게이트(212)를 거쳐 제2피모스 트랜지스터(232)를 입력시킨 이유는 출력버퍼의 진짜 출력이 로우 상태일 때 제2피모스 트랜지스터(232)가 턴-온 되는 것을 방지하고자 함이다.The output buffer circuit according to the present invention can be fed back to the extra output drivers 260 and 270 in addition to the conventional buffer. When the sense amplifier output signal is high, low is applied to the output driver first PMOS transistor 231 and the first NMOS transistor 241, so that the first PMOS transistor 231 is turned on to output the output buffer output terminal ( 265 becomes a high state, and the input of the first inverter 251 side of the second NAND gate 212 becomes a high state. At this time, if for some reason it is difficult for the output buffer output terminal 265 to go to the high state, that is, if the input of the second inverter 252 is recognized as low, the output of the second inverter 252 is made high The output of the 2N gate 212 becomes low, and the output of the extra output driver second PMOS transistor 232 becomes low and turns on the extra output driver second PMOS transistor 232. In this case, it is important that the necessary second inverter 252 makes the PMOS transistor constituting it larger than the NMOS transistor so as to have a logic threshold voltage larger than that of an ordinary inverter. This is because it is necessary to operate the extra second PMOS transistor 232 even a little below the desired high output voltage value. The second PMOS transistor 232 is input to the second inverter 252 via the second NAND gate 212 because the second PMOS transistor 232 is in a low state when the output buffer is low. This is to prevent the turn on.

센스앰프출력신호가 로우 상태이면 출력 드라이버 제1피모스 트랜지스터(231), 제1엔모스 트랜지스터(241)에는 하이가 인가되고 따라서 제1엔모스 트랜지스터(241)가 턴-온 되어 출력버퍼 출력단(265)은 로우 상태가 되며 제2노아 게이트(222)의 제3인버터(253) 측 입력은 로우 상태가 된다. 이때 만일 어떤 이유에 의해서든 출력이 로우 상태로 가는데 어려움이 있다면, 즉, 제4인버터(254)의 입력이 하이로 인식된다면 제4인버터(254)의 출력은 로우가 되어 제2노아 게이트(222)의 출력은 하이가 되고, 여분의 출력 드라이버 제2엔모스 트랜지스터(242)를 턴-온 시킴으로서 출력버퍼 출력전압을 로우로 드라이브 한다.When the sense amplifier output signal is low, high is applied to the output driver first PMOS transistor 231 and the first NMOS transistor 241, so that the first NMOS transistor 241 is turned on to output the output buffer output terminal ( 265 becomes a low state, and the input of the third inverter 253 side of the second NOR gate 222 becomes a low state. At this time, if the output is difficult to go low for any reason, that is, if the input of the fourth inverter 254 is recognized as high, the output of the fourth inverter 254 is low and the second Noah gate 222 ) Output becomes high and drives the output buffer output voltage low by turning on the extra output driver second NMOS transistor 242.

마찬가지로, 여기서 제4인버터는 엔모스 트랜지스터가 피모스 트랜지스터보다 휠씬 크게 만들어 보통의 인버터보다 작은 문턱 전압을 갖도록 하는 것이 중요하다. 왜냐하면 원하던 로우 출력 전압 값보다 조금만 올라가도 여분의 제2엔모스 트랜지스터(242)를 동작시키는 것이 필요하기 때문이다. 여기서 제4인버터(254)를 제2노아 게이트(222)를 거쳐 제1엔모스 트랜지스터(241)에 입력시킨 것은, 원래의 출력버퍼 출력 전압이 하이일 때 제2엔모스 트랜지스터(242)가 턴-온 되는 것을 방지하고자 함이다.Likewise, it is important for the fourth inverter to make the NMOS transistor much larger than the PMOS transistor to have a threshold voltage smaller than that of the ordinary inverter. This is because it is necessary to operate the extra second NMOS transistor 242 even if it slightly rises above the desired low output voltage value. Here, the fourth inverter 254 is input to the first NMOS transistor 241 via the second NOR gate 222 so that the second NMOS transistor 242 turns when the original output buffer output voltage is high. This is to prevent -on.

결국, 본 발명의 출력버퍼는“VOH/VOL”출력 전압 마진이 족한 경우 그 값을 보충시키는 별도의 출력드라이버를 더 구성하는 것을 특징으로 하는 것으로, 본 발명은 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.As a result, the output buffer of the present invention is characterized by further configuring a separate output driver to supplement the value when the "VOH / VOL" output voltage margin is sufficient, the present invention is not limited to the above embodiment, many It is apparent that modifications are possible by those skilled in the art within the technical idea of the present invention.

상술한 바와 같이 본 발명에 따르면, 반도체 장치의 출력버퍼 회로에 있어서, 출력버퍼의 출력이 의도한 바와는 달리“VOH/VOL”이 나빠 하이 상태 또는 로우 상태를 확실히 표현하지 못하는 경우 그 출력을 피드백 시켜 하이 상태 또는 로우 상태를 정방향으로 드라이브하여 충분한 하이/로우 출력 전압 마진을 갖게 하고, 하이/로우 출력 전압이 스펙을 충분히 만족할 경우 여분의 트랜지스터를 오프 시켜 전류 소모를 감소시키는 출력버퍼 회로를 제공할수 있다.As described above, according to the present invention, in the output buffer circuit of the semiconductor device, when the output of the output buffer is not intended, the feedback is output when the "VOH / VOL" is bad and cannot express the high state or the low state. Drive the high or low state in the forward direction to have a sufficient high / low output voltage margin, and if the high / low output voltage satisfies the specification, it can provide an output buffer circuit that turns off the extra transistor to reduce the current consumption. have.

Claims

A first output driver configured to pull up or pull down the output stage; A logic circuit unit configured to logically combine a sense amplifier output signal and an output buffer control signal to control the first output driver; And a second output driver controlled by the voltage level of the output terminal and the logic circuit unit to drive the output terminal in a forward direction when the output terminal value does not have a high / low value satisfying a specification by the first output driver. An output buffer circuit of a semiconductor device.

The display device of claim 1, wherein the second output driver comprises: a pull-up driver configured to pull-up the output stage when the output stage value does not have a high value satisfying a specification when the output stage is pulled up by the logic circuit unit; And a pull-down driver configured to output the output stage when the output stage does not have a low value satisfying a specification when the output stage is pulled down by the logic circuit unit.

3. The logic circuit of claim 1, wherein the logic circuit unit comprises: a first NAND gate configured to receive an output sense control signal inverted from an external sense amplifier output signal; And a first NOR gate to which the external sense amplifier output signal and the output buffer control signal are input.

The apparatus of claim 3, wherein the pull-up driver comprises: a first inverter configured to receive an output of the first NAND gate; A second inverter to which the output terminal signal is input and the provided PMOS transistor has a size larger than that of the NMOS transistor; A second NAND gate configured to receive output signals of the first inverter and the second inverter; And a PMOS transistor configured to pull up the output terminal under the control of the output of the second NAND gate.

The apparatus of claim 1, wherein the pull-down driver comprises: a third inverter configured to receive an output of the first NOR gate; A fourth inverter in which the output terminal signal is input and the en-MOS transistor has a larger size than that of the PMOS transistor; A second NOR gate configured to receive output signals of the third and fourth inverters; And an MOS transistor configured to pull down the output terminal under the control of the output of the second NOR gate.