KR100228958B1 - Die bonding apparatus - Google Patents
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- 238000012360 testing method Methods 0.000 claims abstract description 34
- 230000010365 information processing Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003908 quality control method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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Abstract
식별자를 이용하여 리드프레임에 표시를 하는 표시 수단, 웨이퍼를 칩들로 분할하는 분할 수단, 칩으로 아직 분할되지 않은 웨이퍼를 시험하는 시험 수단, 예상되는 칩에 대응하는 위치에서, 웨이퍼상의 칩들의 위치와 시험 결과에 대한 정보를 기억하는 기억 수단, 상기 칩들을 식별자를 가진 리드프레임에 다이본딩 하기 위해 웨이퍼에서 칩들을 골라내는 다이본딩 수단, 칩들이 다이본딩될 리드프레임의 식별자를 판독하는 판독 수단, 시험 정보를 작성하기 위해 각 칩들에 대한 위치 정보와 시험 결과에 식별자의 정보를 가산하는 정보 처리 수단, 및 상기 시험 정보를 출력하는 출력 수단을 포함하는 다이본딩 장치가 개시된다.Display means for marking the leadframe using identifiers, dividing means for dividing the wafer into chips, testing means for testing a wafer that has not yet been divided into chips, the position of the chips on the wafer at positions corresponding to the expected chips Storage means for storing information about the test result, die bonding means for picking out chips from the wafer for die-bonding the chips to a lead frame with identifier, reading means for reading the identifier of the lead frame in which the chips are to be die bonded, test Disclosed is a die-bonding apparatus including information processing means for adding information of an identifier to test information and position information for each chip to create information, and an output means for outputting the test information.
Description
제1도는 본 발명에 따른 다이본딩 장치의 일실시예를 나타낸 개략 평면도,1 is a schematic plan view showing an embodiment of a die bonding apparatus according to the present invention,
제2도는 다이본딩 장치를 나타낸 개략적인 전기 블록도,2 is a schematic electrical block diagram showing a die bonding apparatus;
제3도는 웨이퍼를 나타낸 평면도,3 is a plan view showing a wafer,
제4도는 리드프레임을 나타낸 평면도, 및4 is a plan view showing a lead frame, and
제5도는 리드프레임의 개조예를 나타낸 평면도이다.5 is a plan view showing a modification of the lead frame.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
110 : 다이본딩 120 : 프레임 로더110: die bonding 120: frame loader
130 : 프레임 언로더 150 : 웨이퍼 로더130: frame unloader 150: wafer loader
160 : 웨이퍼 확대기 170 : 웨이퍼 언로더160: wafer expander 170: wafer unloader
본 발명은 반도체 제조 공정중 일 스테이지(stage)인 다이본딩을 실행하는 다이본딩 장치에 관한 것이다.The present invention relates to a die bonding apparatus for performing die bonding, which is one stage in a semiconductor manufacturing process.
종래의 다이본딩 장치에서, 맵(map) 정보(모든 칩들의 위치와 품질을 나타내는 정보)는 칩들로 분할되기 전의 웨이퍼의 품질 검사(제 1 시험)에 따라 처음으로 작성된다. 상기 결과의 맵 정보에 따라, 동일 등급의 품질을 가진 칩들이 다이본딩에 의해 리드프레임에 함께 고정된다.In a conventional die bonding apparatus, map information (information indicating the position and quality of all chips) is first created according to a quality inspection (first test) of a wafer before being divided into chips. According to the resulting map information, chips having the same grade of quality are fixed together in the leadframe by die bonding.
그러나, 이러한 종래의 다이본딩 장치는 다음과 같은 불리한 점을 가진다.However, such a conventional die bonding apparatus has the following disadvantages.
예컨대, 종래의 다이본딩에서 사용되는 리드프레임은 식별 번호, 마크등으로 표시되지 않아서, 어느 등급의 칩들이 다이본딩되었으며 그 칩들이 어느 리드프레임에 다이본딩 되었는지 알 수 없게 된다. 따라서, 사용되는 장치의 타입, 시험 데이터, 품질 등급등과 같은 제1시험에 유용한 정보는 다이본딩이 완성되었을 때는 쓸모없게 된다. 즉, 제1시험에서 이용된 정보는 공정의 다음 스테이지에서는 효과적으로 사용될 수 없다.For example, the leadframe used in the conventional die bonding is not indicated by an identification number, a mark, etc., so that it is impossible to know which class of chips are die-bonded and which lead frames are die-bonded. Thus, information useful for the first test, such as the type of device used, test data, quality grade, etc., becomes useless when the diebonding is completed. That is, the information used in the first test cannot be effectively used at the next stage of the process.
본 발명의 목적은 상기와 같은 단점을 해결하기 위하여 전공정의 정보를 다음 공정으로 전달할 수 있는 다이본딩 장치를 제공하는 것이다.An object of the present invention is to provide a die bonding apparatus that can transfer the information of the previous process to the next process in order to solve the above disadvantages.
본 발명의 다이본딩 장치는 식별자를 이용하여 리드프레임에 표시를 하는 표시 수단, 웨이퍼를 칩들로 분할하는 분할 수단, 칩으로 아직 분할되지 않은 웨이퍼를 시험하는 시험 수단, 예상되는 칩에 대응하는 위치에서, 웨이퍼상의 칩들의 위치와 시험 결과에 대한 정보를 기억하는 기억 수단, 상기 칩들을 식별자를 가진 리드프레임에 다이본딩 하기 위해 웨이퍼에서 칩들을 골라내는 다이본딩 수단, 칩들이 다이본딩될 리드프레임의 식별자를 판독하는 판독 수단, 시험 정보를 작성하기 위해 각 칩들에 대한 위치 정보와 시험 결과에 식별자의 정보를 가산하는 정보 처리 수단, 및 상기 시험 정보를 출력하는 출력 수단을 포함한다.The die-bonding apparatus of the present invention includes display means for marking a lead frame using an identifier, dividing means for dividing a wafer into chips, test means for testing a wafer not yet divided into chips, and a position corresponding to an expected chip. Storage means for storing information about the location of the chips on the wafer and test results, die bonding means for picking chips from the wafer for die bonding the chips to a lead frame with an identifier, and an identifier of the lead frame to which the chips are to be bonded Reading means for reading the information, information processing means for adding the information of the identifier to the position information and the test result for each chip to create the test information, and an output means for outputting the test information.
식별자는 바코드(bar code)인 것이 바람직하다.The identifier is preferably a bar code.
식별자는 리드프레임에 형성된 복수의 구멍들의 조합이다.The identifier is a combination of a plurality of holes formed in the leadframe.
표시 수단은 리드프레임에 식별자를 형성하기 위해 레이저를 사용하는 레이저 표시 수단이 바람직하다.The display means is preferably laser display means using a laser to form an identifier in the leadframe.
[실시예]EXAMPLE
본 발명에 따른 일실시예를 첨부 도면들을 참조하여 설명한다.An embodiment according to the present invention will be described with reference to the accompanying drawings.
제1도는 본 발명에 따른 다이본딩 장치의 일실시예를 나타낸 개략 평면도이고, 제2도는 본딩장치를 나타낸 개략적인 전기 블록도이고, 제3도는 웨이퍼를 나타낸 평면도이고, 제4도 및 제5도는 리드프레임을 나타낸 평면도이다.1 is a schematic plan view showing one embodiment of a die bonding apparatus according to the present invention, FIG. 2 is a schematic electrical block diagram showing a bonding apparatus, FIG. 3 is a plan view showing a wafer, and FIGS. 4 and 5 are A plan view of a lead frame.
본 발명에 따른 다이본딩 장치(100)는 웨이퍼(300)가 칩들로 분할되기 전에, 예상되는 칩들에 대응하는 위치에서 웨이퍼(300)의 품질을 검사(웨이퍼에 대한 제1 시험을 실행)하는 테스터(410), 시험된 웨이퍼를 칩들로 분할하는 분할 장치(20), 사전에 식별자(210)를 이용하여 리드프레임(200)에 표시를 하는 표시 수단(10), 웨이퍼(300)에서 리드프레임(200)으로 골라낸 칩을 다이본딩하는 다이본딩기(110), 칩이 리드프레임에 다이본딩되기 전에 리드프레임(200)을 수용하는 프레임 언로더(130), 프레임 로더(120)에서 공급되는 리드프레임(200)의 식별자(이하, 리드프레임 ID라 한다)(210)를 판독하는 리드프레임 ID 판독기(140), 후술되는 웨이퍼 확대기(160)에 웨이퍼(300)를 공급하는 웨이퍼 로더(150), 웨이퍼 로더(150)에서 공급되는 웨이퍼(30)를 확대하는 웨이퍼 확대기(160), 칩들이 골라내진 웨이퍼(300)의 웨이퍼 홀더(320)를 수용하는 웨이퍼 언로더(170), 상기 제1시험의 결과에 리드프레임 ID를 가산하여 시험 정보를 작성하도록 리드프레임 ID(210)를 포함하는 맵 정보, 제1시험의 결과 및 칩의 위치에 대한 정보를 판독하는 정보 처리기(180), 및 다음 공정을 위해 장치(400)에 시험 정보를 출력하는 출력기(190)를 포함한다.The die bonding apparatus 100 according to the present invention is a tester for inspecting the quality of the wafer 300 (running a first test on the wafer) at a position corresponding to the expected chips before the wafer 300 is divided into chips. 410, the dividing apparatus 20 for dividing the tested wafer into chips, display means 10 for displaying the lead frame 200 using the identifier 210 in advance, and the lead frame in the wafer 300. The die bonding machine 110 for die-bonding the chip picked into 200, the frame unloader 130 for accommodating the lead frame 200 before the chip is die-bonded to the lead frame, the lead supplied from the frame loader 120 A leadframe ID reader 140 for reading an identifier (hereinafter referred to as a leadframe ID) 210 of the frame 200, a wafer loader 150 for supplying the wafer 300 to the wafer expander 160 described later, Wafer expander 160, a chip that enlarges the wafer 30 supplied from the wafer loader 150. A wafer unloader 170 accommodating the wafer holder 320 of the selected wafer 300, and a lead frame ID 210 to add test frame IDs to the results of the first test to create test information. An information processor 180 for reading the map information, the results of the first test and the location of the chip, and an output 190 for outputting the test information to the device 400 for the next process.
이하, 다이본딩 장치에서의 다이본딩 공정을 설명한다.Hereinafter, the die bonding step in the die bonding apparatus will be described.
웨이퍼(300)는 칩들로 분할되어 웨이퍼 시트(310)(제3도)에 부착된 상태로 웨이퍼 홀더(320)에 세트된다. 웨이퍼 홀더(320)는 웨이퍼(300)와 함께 웨이퍼 로더(150)에 수용된다. 웨이퍼 로더(150)에서 인출된 웨이퍼(300)는 웨이퍼 확대기(160)에 세트되어 칩을 골라내도록 준비된다.Wafer 300 is divided into chips and set in wafer holder 320 in a state of being attached to wafer sheet 310 (FIG. 3). The wafer holder 320 is accommodated in the wafer loader 150 together with the wafer 300. The wafer 300 withdrawn from the wafer loader 150 is set in the wafer expander 160 and prepared to pick out chips.
한편, 리드프레임 ID(210)를 가진 리드프레임(200)은 프레임로더(120)에 수용된다. 프레임 로더(120)에서 인출된 리드프레임(200)의 리드프레임 ID(210)는 리드프레임 ID 판독기(140)에 의해 판독되어 정보 처리기(180)에 전송된다. 리드프레임 ID(210)는 프레임 로더(120)에 수용되기 전에 표시 수단(10)을 이용하여, 리드 프레임(200)의 단부 등의 제품에 영향을 미치지 않는 위치에 형성된다. 리드프레임 ID(210)로서 바코드가 바람직하며, 제5도에 도시된 바와 같이, 리드프레임(200)의 일부분에 형성된 복수의 홀의 조합이 이용될 수 있다. 표시 수단(10)으로는, 리드프레임 ID(210)를 리드프레임(200)에 형성하기 위해 레이저를 사용하는 레이저 표시 수단이 바람직하게 사용된다.Meanwhile, the leadframe 200 having the leadframe ID 210 is accommodated in the frame loader 120. The leadframe ID 210 of the leadframe 200 drawn out from the frame loader 120 is read by the leadframe ID reader 140 and transmitted to the information processor 180. The lead frame ID 210 is formed at a position that does not affect a product such as an end of the lead frame 200 by using the display means 10 before being accommodated in the frame loader 120. A barcode is preferable as the leadframe ID 210, and as shown in FIG. 5, a combination of a plurality of holes formed in a portion of the leadframe 200 may be used. As the display means 10, laser display means which uses a laser for forming the lead frame ID 210 in the lead frame 200 is preferably used.
칩들은 다이본딩기(110)에 의해 골라내져 리드프레임(200)에 다이본딩된다. 정보 처리기(180)가 제1시험의 결과 및 칩 위치의 정보를 포함하는 맵 정보를 수신하여 기억하고 있기 때문에, 칩위치의 정보가 다이본딩기(110)에 전송되어, 다이본딩기(110)가 그 위치 정보에 따라 칩을 다이본딩할 수 있다. 상기 다이본딩과 동시에, 정보처리기(180)는 리드프레임(200)에 관한 정보, 또는 어느 등급의 칩들이 다이본딩 되었는가 그리고 그 칩들이 어느 리드프레임(200)에 다이본딩되었는가 하는 정보를 시험 결과에 가산하여 시험 정보를 작성한다. 특히, 리드프레임 ID(210)가 상기 시험 결과에 가산된다. 정보 처리기(180)는 다이본딩기(110), 프레임 로더(120), 프레임 언로더(130), 웨이퍼 로더(150) 및 웨이퍼 언로더(170)를 제어한다.The chips are picked out by the die bonding machine 110 and die bonded to the lead frame 200. Since the information processor 180 receives and stores the map information including the result of the first test and the information of the chip position, the information of the chip position is transmitted to the die bonding machine 110 and the die bonding machine 110 is stored. Can die bond the chip according to the position information. At the same time as the die-bonding, the information processor 180 displays information about the lead frame 200, or which grade of chips are die-bonded, and to which lead frame 200 the chips are die-bonded. Add test information. In particular, leadframe ID 210 is added to the test results. The information processor 180 controls the die bonding machine 110, the frame loader 120, the frame unloader 130, the wafer loader 150, and the wafer unloader 170.
리드프레임(200)에 다이본딩이 완료된 후, 리드프레임(200)은 프레임 언로더(130)에 보내져 그 프레임 언로더에 수용된다. 다음, 웨이퍼(300)에서의 모든 양호한 칩들이 다이본딩된후, 웨이퍼 홀더(320)는 웨이퍼 언로더(170)에 보내져 수용된다.After die bonding is completed on the leadframe 200, the leadframe 200 is sent to the frame unloader 130 and received in the frame unloader. Next, after all good chips in the wafer 300 are die bonded, the wafer holder 320 is sent to the wafer unloader 170 for receipt.
출력기(190)는 리드프레임(200)에 관한 정보가 정보처리기(180)에 의해 가산된 시험정보, 또는 어느 등급의 칩들이 다이본딩되었는가 그리고 그 칩들이 어느 리드프레임(200)에 다이본딩되었는가에 관한 정보를, 다음 공정을 위한 장치(400)로 전송한다.The tester 190 determines whether the information about the lead frame 200 is added by the information processor 180, or which class of chips are die-bonded, and to which lead frame 200, the chips are die-bonded. Information is sent to the apparatus 400 for the next process.
와이어 본딩장치로 되는 장치(400)는, 예컨대, 시험 정보를 받아서 와이어 본딩을 실행한다.The apparatus 400 which becomes a wire bonding apparatus receives test information, for example, and performs wire bonding.
본 발명에 따르면, 장치의 타입, 시험 데이터, 품질 등급등과 같이 제1시험에 유용한 정보를 다이본딩후에 후속 스테이지에서 효과적으로 사용하며, 예컨대 상기 정보는 정교한 생산 제어, 품질 제어, 및 칩들로 분할된 웨이퍼의 품질과 성형된 후의 품질의 비교를 위해 이용될 수 있다.According to the present invention, information useful for the first test, such as the type of device, test data, quality grade, etc., is effectively used in subsequent stages after diebonding, for example the information is divided into sophisticated production control, quality control, and chips. It can be used to compare the quality of the wafer with the quality after being molded.
Claims (4)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249406A JPH04127442A (en) | 1990-09-18 | 1990-09-18 | Die bonding apparatus |
| JP90-249406 | 1990-09-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920007130A KR920007130A (en) | 1992-04-28 |
| KR100228958B1 true KR100228958B1 (en) | 1999-11-01 |
Family
ID=17192508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910016029A KR100228958B1 (en) | 1990-09-18 | 1991-09-13 | Die bonding apparatus |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH04127442A (en) |
| KR (1) | KR100228958B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU7662700A (en) * | 1999-10-08 | 2001-04-23 | Andreas Plettner | Method for production of contactless chip cards and for production of electricalunits comprising chips with contact elements |
| JP5219102B2 (en) * | 2010-09-10 | 2013-06-26 | 株式会社日立ハイテクインスツルメンツ | Component mounting method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106938A (en) * | 1988-10-17 | 1990-04-19 | Hitachi Ltd | Method and device for bonding pellet |
| JPH02158144A (en) * | 1988-12-12 | 1990-06-18 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1990
- 1990-09-18 JP JP2249406A patent/JPH04127442A/en active Pending
-
1991
- 1991-09-13 KR KR1019910016029A patent/KR100228958B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04127442A (en) | 1992-04-28 |
| KR920007130A (en) | 1992-04-28 |
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| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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