KR100228769B1 - Semiconductor memory device word line driver - Google Patents
Semiconductor memory device word line driver Download PDFInfo
- Publication number
- KR100228769B1 KR100228769B1 KR1019960049039A KR19960049039A KR100228769B1 KR 100228769 B1 KR100228769 B1 KR 100228769B1 KR 1019960049039 A KR1019960049039 A KR 1019960049039A KR 19960049039 A KR19960049039 A KR 19960049039A KR 100228769 B1 KR100228769 B1 KR 100228769B1
- Authority
- KR
- South Korea
- Prior art keywords
- word line
- signal
- row decoder
- driving circuit
- receiving
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
본 발명은 워드 라인의 제어에 필요한 페어(pair)로 된 신호쌍을 로오 디코더가 아닌 워드라인 부스팅 신호 발생기로부터 도출함으로써, 로오 디코더 래이아웃시 메탈 피치를 확보하고 대기 전류를 감소시킨 워드라인 구동회로에 관한 것이다. 이를 위하여 본 발명의 워드라인 구동회로는 어드레스 신호의 일부를 입력으로 하여 워드라인 인에이블 신호(MWi)를 생성하기 위한 제1로오 디코더와, 어드레스 신호의 다른 일부를 입력으로 하여 부스팅 신호(pxi) 및 부스팅바 신호(pxib)를 생성하기 위한 제2로오 디코더와, 상기 제1로오 디코더의 출력과 상기 제2로오 디코더의 출력을 입력으로 하여 워드라인을 선택하기 위한 워드라인 드라이버를 구비하였다.The present invention relates to a word line driving circuit for obtaining a pair of signals required for controlling a word line from a word line boosting signal generator rather than a word decoder, . To this end, the word line driving circuit of the present invention comprises a first Loo decoder for receiving a part of an address signal to generate a word line enable signal MWi, and a second Loo decoder for receiving a boosting signal pxi, And a word line driver for selecting a word line by receiving an output of the first and second read decoders as input signals.
Description
본 발명은 반도체 메모리 장치의 워드라인 구동회로에 관한 것으로, 특히 워드라인의 제어에 필요한 페어(pair)로 된 신호쌍을 로오 디코더가 아닌 워드라인 부스팅 신호 발생기로부터 도출함으로써, 로오 디코더 래이아웃시 메탈 피치를 확보하고 대기 전류를 감소시킨 워드라인 구동회로에 관한 것이다.[0001] The present invention relates to a word line driving circuit of a semiconductor memory device, and in particular, by deriving a pair of signals in pairs required for control of a word line from a word line boosting signal generator, To a word line driving circuit in which a pitch is secured and a standby current is reduced.
본 발명은 반도체 메모리 소자중 로오 디코더의 출력 라인을 절감시키고, 계층적 워드라인 드라이버 회로와 같이 일정하게 반복되는 회로의 입력 라인을 줄이는 반도체 설계기술에 적용이 가능하다.The present invention is applicable to semiconductor design techniques that reduce the output line of a decoder in a semiconductor memory device and reduce the input line of a circuit that is constantly repeated, such as a hierarchical word line driver circuit.
반도체 메모리 소자에서 워드 라인을 제어하기 위해서 로오 디코더를 사용한다. 그러나 메모리 소자의 고집적화에 따라 워드라인 하나에 디코더 하나를 래이아웃(layout)하기에는 너무 공간이 부족하다. 따라서 현재는 대부분 제1도와 같이 로오 디코더 하나의 출력에 계층 워드라인 구동회로 몇 개를 공유하고, 이를 서브 로오 디코더(pxi 발생기)에 의해 구분되게 하는 계층 워드라인 구동회로를 사용한다. 그러나, 이 방법도 로오 디코더 출력간의 피치(pitch)가 충분히 확보되지 못해 출력간에 단락(short)/개방(open)되는 현상이 발생하거나, 선폭이 좁음으로 인해 충분한 전류를 흘려 주지 못하는 경우가 자주 발생되고 있다. 그리고 도선간의 간격이 좁으면 누설 전류가 증가하는 것은 당연하나, 종래 방식처럼 로오 디코더 출력을 상태(state)가 다른 한쌍으로 사용하는 경우는 제2도에서와 같이 레벨 '하이'와 레벨 '로우'가 교차로 배열되어 인접도선간의 전위차는 항상 전원전압(Vdd)의 전위차를 유지하므로 결함(defect)에 의한 도선간 브리지(bridge) 발생시 더욱 심각하다.A word decoder is used to control word lines in semiconductor memory devices. However, as memory devices become more highly integrated, there is not much room to lay out one decoder on one word line. Therefore, at present, most of the word lines are driven by a hierarchical word line driving circuit that shares several word line driving circuits with the output of one of the RO decoders and is separated by a subroodecoder (pxi generator). However, this method also frequently occurs when the pitch between the outputs of the RO decoder is not sufficiently ensured to cause a short / open between the outputs, or when the line width is narrow, sufficient current can not be supplied . However, in the case where the output of the RO decoder is used as a pair having a different state from that of the conventional method, the level 'high' and the level 'low', as in the second figure, The potential difference between the adjacent wires always maintains the potential difference of the power source voltage Vdd, so that it becomes more serious when a bridge between the wires due to the defect occurs.
따라서 본 발명에서는 워드 라인의 제어에 필요한 페어(pair)로 된 신호쌍을 로오 디코더가 아닌 워드라인 부스팅 신호 발생기로부터 도출함으로써, 로오 디코더 래이아웃시 메탈 피치를 확보하고 대기 전류를 감소시킨 워드라인 구동회로를 제공하는데에 그 목적이 있다.Therefore, in the present invention, a pair of signals required for controlling a word line is derived from a word line boosting signal generator rather than a word decoder, thereby ensuring a metal pitch in the row decoder out, The purpose of this paper is to provide
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리 장치의 워드라인 구동회로는 어드레스 신호의 일부를 입력으로 하여 워드라인 인에이블 신호(MWi)를 생성하기 위한 제1로오 디코더와; 어드레스 신호의 다른 일부를 입력으로 하여 부스팅 신호(pxi) 및 부스팅바 신호(pxib)를 생성하기 위한 제2로오 디코더와; 및 상기 제1로오 디코더의 출력과 상기 제2로오 디코더의 출력을 입력으로 하여 워드라인을 선택하기 위한 워드라인 드라이버를 구비하였다.In order to achieve the above object, a word line driving circuit of a semiconductor memory device according to the present invention includes: a first row decoder for receiving a part of an address signal to generate a word line enable signal MWi; A second row decoder for receiving the other part of the address signal as an input to generate a boosting signal pxi and a boosting bar signal pxib; And a word line driver for receiving the output of the first RO decoder and the output of the second RO decoder to select the word line.
상기 목적을 달성하기 위하여, 본 발명에 의한 다른 반도체 메모리 장치의 워드라인 구동회로는 어드레스 신호의 일부를 입력으로 하여 워드라인 인에이블 신호(MWi)를 생성하기 위한 제1로오 디코더와; 어드레스 신호의 다른 일부를 입력으로 하여 부스팅 신호(pxi) 및 부스팅바 신호(pxib)를 생성하기 위한 제2로오 디코더와; 상기 제1로오 디코더의 제1레벨의 출력과 상기 제2로오 디코더의 제1레벨의 출력을 입력으로 하여 워드라인을 선택하기 위한 차징 수단과; 및 상기 제1로오 디코더의 제2레벨의 출력과 상기 제2로오 디코더의 제2레벨의 출력을 입력으로 하여 워드라인을 디스차지하기 위한 디스차징 수단을 구비하였다.According to another aspect of the present invention, there is provided a word line driving circuit for a semiconductor memory device, comprising: a first row decoder for receiving a part of an address signal to generate a word line enable signal MWi; A second row decoder for receiving the other part of the address signal as an input to generate a boosting signal pxi and a boosting bar signal pxib; Charging means for selecting a word line by taking as inputs the output of the first level of the first decoder and the output of the first level of the second decoder; And discharging means for discharging the word line by receiving the output of the second level of the first RO decoder and the output of the second level of the second RO decoder.
제1도는 종래의 워드라인 구동회로도.FIG. 1 is a conventional word line driving circuit diagram. FIG.
제2도는 제1도에서 사용된 워드라인 구동회로의 구성배열도.FIG. 2 is a configuration diagram of the word line driver circuit used in FIG. 1; FIG.
제3도는 본 발명의 일실시예에 따른 워드라인 구동회로도.FIG. 3 is a circuit diagram of a word line driving circuit according to an embodiment of the present invention; FIG.
제4도는 제3도에서 사용된 워드라인 구동회로의 구성배열도.FIG. 4 is a schematic arrangement view of the word line driving circuit used in FIG. 3; FIG.
제5도는 종래 및 본 발명에 의한 디코더 어레이의 차이를 설명한 개념도.FIG. 5 is a conceptual diagram illustrating differences between a conventional decoder array and a conventional decoder array; FIG.
제6도는 제3도의 동작 타이밍도.FIG. 6 is an operation timing diagram of FIG. 3; FIG.
제7도는 제3도에서 사용된 워드라인 구동회로의 동작 개념도.7 is a conceptual diagram of operation of the word line driving circuit used in FIG. 3; FIG.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
100,110 : 로오 디코더부 200,210 : 워드라인 부스팅 신호 발생부100, 110: ROODE decoder unit 200, 210: Word line boosting signal generator
300,310 : 워드라인 드라이버부300, 310: Word line driver section
상술한 목적과 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above objects, features and advantages will become more apparent from the following detailed description in conjunction with the accompanying drawings. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 반도체 메모리 소자의 고집적화에 따른 로오 디코더 출력(MWi)간 피치 확보를 위해 로오 디코더 출력을 신호로 하고 서브 로오 디코더 출력(pxi)을 1페어(pair)로 사용하였다. 본 발명의 회로도는 제3도에, 간단한 구현은 제4도에 나타내었다.In the present invention, the output of the RO decoder is used as a signal and the output of the subroodecoder (pxi) is used as a pair in order to secure the pitch between the outputs of the RO decoder outputs (MWi) due to the high integration of semiconductor memory devices. The circuit diagram of the present invention is shown in FIG. 3, and a simple implementation is shown in FIG.
제3도는 본 발명의 일실시예에 따른 워드라인 구동회로도로서, 어드레스 신호의 일부를 입력으로 하여 워드라인 인에이블 신호(MWi)를 생성하기 위한 제1로오 디코더(제3(b)도)와, 어드레스 신호의 다른 일부를 입력으로 하여 부스팅 신호(pxi) 및 부스팅바 신호(Pxib)를 생성하기 위한 제2로오 디코더(제3(a)도)와, 상기 제1로오 디코더의 제1레벨의 출력과 상기 제2로오 디코더의 제1레벨의 출력을 입력으로 하여 워드라인을 선택하기 위한 차징 수단과 상기 제1로오 디코더의 제2레벨의 출력과 상기 제2로오 디코더의 제2레벨의 출력을 입력으로 하여 워드라인을 디스차지하기 위한 디스차징 수단으로 구성된 워드라인 구동회로부(제3(c)도)로 구성된다.FIG. 3 is a block diagram of a word line driving circuit according to an embodiment of the present invention, which includes a first row decoder (see FIG. 3 (b)) for generating a word line enable signal MWi with a part of an address signal as an input A third row decoder (see FIG. 3 (a)) for generating a boosting signal pxi and a boosting bar signal Pxib with another part of the address signal as an input, And an output of the first level of the second row decoder and an output of the second level of the second row decoder are input to the first row decoder and the second row decoder, And a word line driving circuit (third (c) view) configured as dis charging means for discharging the word line as an input.
제4도에서 알 수 있듯이, 상기 제2로오 디코더(pxi 발생회로)의 동작을 보면 'wlc' 신호는 /RAS 지연신호로 반전된 위상을 가지며, 'rx' 신호는 리던던시 검출신호로 로오 리페어 시에만 '로우' 상태를 유지하여 상기 제2로오 디코더(pxi 발생회로)의 동작을 턴-오프시킨다. 'XAi' 신호는 로우 어드레스중 일부(주로 LSB(Least Significant Bit)부터 연속 2비트를 사용)로 선택시에만 '하이' 상태를 유지한다. 'XAi'가 선택되면 접지전압(Vss)에서 전원전압(Vcc)로 상태가 전이되고, 'pxi' 신호는 접지전압(Vss)으로 레벨 전환이 일어난다. 로오 디코더의 'xdpb' 신호는 칩 인에이블시에만 '하이'가 되어 로오 디코더의 프리차지(precharge)를 멈춘다. 이때, 로오 어드레스 XA23/45/67이 '하이'로 들어오면 출력 'MWi' 신호가 접지전압(Vss)에서 전원전압(Vcc)으로 바뀐다. 워드라인 드라이버에서 'MWi' 신호는 로오 디코더 출력이며, 'pxi/pxib' 신호는 제2로오 디코더의 출력이고, 'WL'은 워드라인을 나타낸다. 각각의 상황에 따른 워드라인 드라이버의 동작은 제7도에서 알 수 있듯이 MWi='Vcc(H)'이고, pxi0/pxi0b=Vpp/Vss, pxi1/pxi1b=pxi2/pxi2b=pxi3/pxi3b=Vss/Vcc인 경우 4개의 워드라인 드라이버 중 블럭 'A'만이 선택되어 wl0만 '하이' 상태를 갖고, 나머지 3개는 접지전압(Vss)으로 턴-오프되어 있다. 제7도의 블럭 A는 제1 및 제2N-모스형 트랜지스터(MN1, MN2)는 턴-온, 제3 및 제4N-모스형 트랜지스터(MN3, MN4)는 턴-오프되어 워드라인 'wl0'가 선택되고, 블럭 B는 제1 내지 제3N-모스형 트랜지스터(MN1~MN3)가 턴-온, 제4N-모스형 트랜지스터(MN4)는 턴-오프되어 워드라인 ='wl1'은 접지전압(Vss) 상태의 '오프'이다. 블럭 C와 D는 블럭 B와 동일한 상태를 지닌다.4, the 'wlc' signal has a phase inverted to a / RAS delay signal, and the 'rx' signal is a signal that is used as a redundancy detection signal Quot; low " state to turn off the operation of the second row decoder (pxi generating circuit). The 'XAi' signal remains in the 'high' state only when some of the row addresses (mainly LSB (Least Significant Bit) to consecutive 2 bits are used). When 'XAi' is selected, the state changes from the ground voltage (Vss) to the power supply voltage (Vcc), and the level of the 'pxi' signal changes to the ground voltage (Vss). The 'xdpb' signal of the RO decoder becomes 'high' only at chip enable and stops the pre-charge of the RO decoder. At this time, the output 'MWi' signal changes from the ground voltage (Vss) to the power supply voltage (Vcc) when the row address XA23 / 45/67 enters 'high'. In the word line driver, the 'MWi' signal is a row decoder output, the 'pxi / pxib' signal is the output of the second row decoder, and 'WL' is a word line. The operation of the word line driver according to each situation is as follows: MWi = 'Vcc (H)', pxi0 / pxi0b = Vpp / Vss, pxi1 / pxi1b = pxi2 / pxi2b = pxi3 / pxi3b = Vss / In the case of Vcc, only the block 'A' of the four word line drivers is selected and wl0 only has the high state and the remaining three are turned off to the ground voltage (Vss). 7, the first and second N-MOS transistors MN1 and MN2 are turned on and the third and fourth N-MOS transistors MN3 and MN4 are turned off so that the word line 'wl0' The fourth N-MOS transistor MN4 is turned off so that the word line = 'wl1' is the ground voltage Vss (Vss), and the first through third N-MOS transistors MN1 through MN3 are turned on, ) State. Blocks C and D have the same state as block B.
MWi = 'Vcc(L)'이고, pxi0/pxi0b = Vpp/Vss, pxi1/pxi1b = pxi2/pxi2b = pxi3/pxi3b = Vss/Vcc인 경우 블럭 A는 제1 및 제4N-모스형 트랜지스터(MN1, MN4)는 턴-온, 제2 및 제3N-모스형 트랜지스터(MN2, MN3)는 턴-오프되어서 워드라인 'wl4'는 턴-오프되고, 블럭 B는 제1 및 제3N-모스형 트랜지스터(MN1, MN3)가 턴-온, 제2 및 제4N-모스형 트랜지스터(MN2, MN4)가 턴-오프로 블럭 C, D와 같이 워드라인이 모두 접지전압(Vss) 상태이다. 그리고 또한, 종래방식과는 달리 본 발명에서는 제4도에 나타낸 것과 같이 인접 컨트롤 라인간에 같은 전위를 유지하므로, 대기 상태에서는 공정상 브리지(bridge)가 발생하여도 누설 전류는 발생되지 않으며, 오퍼레이팅(operating) 상태에서도 선택되어지지 않은 라인에서는 누설전류가 흐르지 않는다는 특징이 있다. 본 발명의 상세한 설명을 위해 제4도의 동작 타이밍을 제6도에 나타내었고, 제7도에 워드라인 드라이버 동작시 트랜지스터 별로 '턴-온', '턴-오프'되는 상태를 나타내었다.The first and fourth N-MOS transistors MN1 and MN2 are turned on when MWi = 'Vcc (L)' and pxi0 / pxi0b = Vpp / Vss and pxi1 / pxi1b = pxi2 / pxi2b = pxi3 / pxi3b = Vss / MN4 are turned off and the second and third N-MOS transistors MN2 and MN3 are turned off so that the word line 'wl4' is turned off, and block B is turned on when the first and third N-MOS transistors MN1 and MN3 are turned on and the second and fourth N-MOS transistors MN2 and MN4 are turned off, the word lines are all at the ground voltage (Vss) state as in Blocks C and D. As shown in FIG. 4, since the same potential is maintained between adjacent control lines, unlike the conventional method, leakage current is not generated even if a bridge occurs in the process in the standby state. a leakage current does not flow in a line that is not selected even in the operating state. The operation timing of FIG. 4 is shown in FIG. 6 for the detailed description of the present invention, and FIG. 7 shows the states of the word line driver being turned on and off for each transistor.
이상에서 설명한 바와 같이, 본 발명의 워드라인 구동회로는 반도체 메모리 소자에서 워드라인 드라이버의 로오 디코딩 입력을 페어로 함으로써 고집적화에 따른 문제점인 라인 피치 확보와 라인 피치 부족에 따른 공정상의 불량률(예, 쇼트, 오픈등) 감소, 그리고 인접 라인간에 같은 전위를 유지하게 함으로 라인간에 누설 전류 감소등 제품의 수율 증가와 성능 개선에 많은 효과가 있다.As described above, the word line driving circuit according to the present invention is a semiconductor memory device in which a row decoding input of a word line driver is paired in a semiconductor memory device, thereby securing line pitch, which is a problem due to high integration, , Open, etc.), and maintains the same potential between adjacent lines, it has a great effect on the improvement of product yield and performance improvement, such as reduction of leakage current between lines.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims. You should see.
Claims (13)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960049039A KR100228769B1 (en) | 1996-10-28 | 1996-10-28 | Semiconductor memory device word line driver |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960049039A KR100228769B1 (en) | 1996-10-28 | 1996-10-28 | Semiconductor memory device word line driver |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980029718A KR19980029718A (en) | 1998-07-25 |
KR100228769B1 true KR100228769B1 (en) | 1999-11-01 |
Family
ID=19479230
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960049039A KR100228769B1 (en) | 1996-10-28 | 1996-10-28 | Semiconductor memory device word line driver |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100228769B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100389036B1 (en) * | 2000-03-06 | 2003-06-25 | 삼성전자주식회사 | Semiconductor memory device capable of obtaining stable boosting margin of sub word line drivers |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100388319B1 (en) * | 1998-12-30 | 2003-10-10 | 주식회사 하이닉스반도체 | Output Signal Arrangement Structure of Low Decoding Array |
KR100769801B1 (en) * | 2001-12-26 | 2007-10-23 | 주식회사 하이닉스반도체 | Flash memory device |
KR100940827B1 (en) * | 2008-04-18 | 2010-02-04 | 주식회사 하이닉스반도체 | Low Power Comsumption Semiconductor Device |
-
1996
- 1996-10-28 KR KR1019960049039A patent/KR100228769B1/en not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100389036B1 (en) * | 2000-03-06 | 2003-06-25 | 삼성전자주식회사 | Semiconductor memory device capable of obtaining stable boosting margin of sub word line drivers |
Also Published As
Publication number | Publication date |
---|---|
KR19980029718A (en) | 1998-07-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100507379B1 (en) | Word line driving circuit | |
US7027351B2 (en) | Negative word line driver | |
US5818790A (en) | Method for driving word lines in semiconductor memory device | |
US6614712B2 (en) | Semiconductor memory device | |
US5717650A (en) | Row/column decoder circuits for a semiconductor memory device | |
KR100228769B1 (en) | Semiconductor memory device word line driver | |
US5933388A (en) | Sub row decoder circuit for semiconductor memory device | |
KR100384559B1 (en) | Column decoding apparatus of semiconductor memory device | |
US6229755B1 (en) | Wordline driving apparatus in semiconductor memory devices | |
US5579268A (en) | Semiconductor memory device capable of driving word lines at high speed | |
KR950009082B1 (en) | Row redundancy circuit of semiconductor memory device | |
US6252808B1 (en) | Semiconductor memory device having improved row redundancy scheme and method for curing defective cell | |
KR19980034258A (en) | Wafer Burn-in Circuit | |
US6137740A (en) | Semiconductor memory device configured with I/O separation | |
KR100365563B1 (en) | The device for driving bit line sense amplifier | |
KR19980060846A (en) | Roo decoder circuit | |
KR100250928B1 (en) | Sub row decoder circuit | |
KR100207532B1 (en) | Row address chain circuit for semiconductor memory device | |
KR100254473B1 (en) | Row decoder circuit | |
KR100247648B1 (en) | Low decoder circuit | |
KR100213215B1 (en) | Sub-word line driver control signal generating circuit | |
KR100235966B1 (en) | Sub row decoder circuit | |
KR100537201B1 (en) | Wordline boosting signal generator in Semiconductor Memory Device | |
KR100203147B1 (en) | Semiconductor memory device | |
KR100268945B1 (en) | Semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 12 |
|
LAPS | Lapse due to unpaid annual fee |