KR100228566B1 - 판독/기입 헤드용 자기 저항 센서의 제조 방법 - Google Patents

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가네꼬 히사시
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Abstract

자기 기억 디스크에 기억된 자기 패턴을 판독/기입하기 위해 사용되는 센서는 자기 저항 소자를 포위하는 내부와 외부 전극을 포함하는 코르비노 구조를 사용한다. 센서는, 제 1 층과 제 5 층이 높은 저항률의 반도체 물질이고, 제 2 층과 제 4 층이 자기 저항 물질이고 제 3 층이 금속 또는 복합 구조인 중첩된 층의 스택의 전단면에서 형성된다. 도펀트는 스택의 전단면으로 확산하여 제 1 층과 제 5 층의 단부를 저저항률로 변환시켜 코르비노 디스크의 외부 전극으로서 제공되는 도전 루프를 형성하고, 제 3 전극은 내부 전극으로서 제공된다.

Description

판독/기입 헤드용 자기 저항 센서의 제조 방법
본 발명은 크기가 작은 반도체 장치를 제조하는 신규의 방법을 제공하는 것이다.
본 발명은, 특히, 1995 년 3 월 2 일에 제출한 제 08/396,819 호와 1995 년 5 월 5 일에 제출한 08/435,254 호에 서술한 바와 같이, 자기 디스크상에 기억된 자기 패턴의 판독/기입을 위한 액티브 자기 저항 소자로서 코르비노 (Corbino) 디스크형상 구조를 사용하는 센서를 제조하는 방법에 관한 것이다.
공지된 바와 같이, 예를 들어 디스크인 코르비노 구조는 자기 저항 소자, 자기 저항 소자에 의해 둘러싸인 내부 전극, 및 자기 저항 소자를 둘러싸는 외부 전극을 구비한다. 자기 저항 소자에 방사상의 전계를 형성하기 위하여 내부와 외부 전극 양단에 전압을 인가하고 그 소자를 자기 기억 매체상에 기억된 패턴을 판독하는데 사용하면, 전극 사이에 흐르는 전류는 방사상의 전계를 통해 수직으로 통과하는 자속에 의해 변조된다. 그러한 변조는 검출되고 증폭되어 자기 기억 매체상에 기억된 단일 정보의 복사를 제공한다. 그러한 센서는 크기가 작으므로, 신뢰성 있고 간단하게 제조하는 것은 어렵다.
본 발명의 목적은 장치의 신뢰성있고 간략화된 제조 방법을 제공하는 것이지만, 본 제조 방법에 포함되는 원리는 다른 반도체 장치의 제조 방법에 넓게 응용될 수 있다.
본 발명의 특징은 다양한 특성을 갖는 층을 서로 중첩하여 연속적으로 증착하므로써 스택의 다양한 층의 단부가 소망의 구조, 특히 코르비노 구조를 포함하는 평면을 형성하는 스택을 형성한다. 제조 방법의 특성중의 하나는 증착된 층의 두께와 폭에 의해 구조의 크기가 결정되고 중요한 크기는 스택의 평면 단부로 확산되는 도펀트의 깊이에 의해 제어된다는 것이다. 이 인자들은 비교적 용이하게 크기를 제어한다. 더욱이, 층의 기하학적인 적절한 선택에 의해, 연속적으로 증착되지 않는 동일 물질의 층이 서로 연결되도록 함으로써 동일 물질의 층 사이에 다른 물질의 층이 포위되도록 한다.
더욱이, 스택의 단부에 도펀트를 확산하므로써 스택의 증착된 층의 선택된 하나에만 도전률에 영향을 주고, 내부 전극을 둘러싸는 코르비노 구조의 외부 전극으로서 제공될 수 있는 폐쇄된 도전 경로를 스택의 단부에 형성할 수 있다.
도 1 은 본 출원보다 먼저 출원된 종류의 자기 저항 센서를 포함하는 판독 헤드를 나타내는 도면.
도 2a-2g 는 본 발명의 실시예에 의한 자기 저항 센서를 제조하는 단계를 나타내는 사시도.
도 3 은 바이어스용 자석과 단일 루프 기입 코일을 포함하는 실시예의 액티브 단부의 정면도.
* 도면의 주요부분에 대한 부호의 설명
20 : 기판 21 : 제 1 층
22 : 제 2 층 23 : 제 3 층
24 : 제 4 층 25 : 제 5 층
26 : 부동화 피복재 40 : 헤드
43 : 자기 저항 소자
본 발명의 실시예인 하나의 형태의 제조 방법은 다음과 같다. 적절한 도전 기판상에 저항률이 높고 적절한 확산제의 주입에 의해 높은 도전률을 갖게 되는 반도체 물질의 제 1 층을 증착한다. 이 층위에 자기 저항이 높은 물질의 제 2 층을 증착한다. 이 제 2 층은 제 1 층보다 협소하게 형성된다. 다음으로, 코르비노 구조의 내부 전극으로서 제공될 수 있는 도전 물질의 제 3 층을 제 2 층상에 증착한다. 이 제 3 층은 제 2 층보다 협소하게 형성한다. 제 3 층위에 제 2 층과 동일하고 제 3 층위에 브리지를 형성하는 자기 저항 물질의 제 4 층을 증착한다. 다음으로, 제 1 층과 동일한 반도체 물질이고 제 4 층위에서 브리지를 형성하는 제 5 층을 증착한다. 이 단계에서, 다양한 층에 의해 형성된 단부에 제 3 도전 물질의 층을 포위하는 제 2 자기 저항 물질의 내부 루프를 포위하는 제 1 반도체 물질의 외부 루프를 포함하는 구조가 형성된다. 이 점에서, 그 제품에 증착이 용이하고 확산 마스크로서 제공될 수 있는 실리콘 산화물 등의 절연체 피복하는 것이 바람직하다. 다음으로, 스택의 전단부가 절단 및/또는 연마되어 비교적 단부의 영향을 받지 않는 부드러운 평면 단부를 형성한다. 그후, 확산제는 이 단부에 주입된 제 1 층과 제 5 층의 반도체 물질의 저항률을 선택적으로 감소시켜 전단부에 코르비노 구조의 외부 전극으로서 제공될 수 있는 높은 도전성의 폐쇄된 루프를 형성하고, 제 3 층은 내부 전극으로 제공된다. 단자 접속은 제 1 층과 제 3 층에 제공된다.
일반적으로, 제 1 층과 제 5 층은 실리콘 또는 갈륨 비소화물 등의 반도체이고, 제 2 층과 제 4 층은 수은 카드뮴 텔루라이드 또는 수은 아연 텔루라이드 등의 자기 저항 물질이다. 제 3 층은 제 2 층과 제 4 층의 물질에 양호한 접속을 제공하는 몰리브덴-금 합금 등의 금속일 수 있다. 더욱이, 제 2 층과 제 4 층은 자기 저항 효과를 최대화하기 위하여 단결정 물질인 것이 바람직하다. 제 1 층은 다결정 물질이 안정하여도, 제 2 층과 제 4 층의 실질적으로 에피텍셜 결정 성장을 위하여 실질적으로 단결정이어야 한다.
코르비노 구조의 자기 저항 특성은 감지될 자계의 극성에 대하여 대칭이므로, 디스크가 극성에 민감하면, 디스크상에 바이어스 필드를 포함하여 특성 비대칭을 형성하는 것이 중요하다. 소망의 바이어스 필드는 제품에 강 자기 물질의 층을 적절히 피복하므로써 제공될 수 있다. 판독과 기입을 위한 공통 헤드를 사용하는 것이 바람직하다. 기입 기능은 제품내의 기억 디스크상에 정보를 기입할 수 있도록 하는 전자석을 포함시키므로써 부가될 수 있다. 전자석은 대칭을 유지하기 위하여 디스크의 내부 전극내에 포위된 층의 스택에 포함되는 단일 루프 코일로서 제공하기 위하여 패터닝된 박막을 형성할 수 있다.
본 발명은 첨부된 도면을 참조한 다음의 상세한 설명으로 명백해질 것이다.
도 1 을 참조하면, 자기 센서로서 제공되는 액티브 소자 (18A, 18B) 를 포함하는 판독 헤드 (10) 가 트랙상에 판독될 정보가 기억되어 있는 디스크의 자기 매체 (14) 의 부분상에 배치된 것을 나타낸다. 자기 매체 (14) 의 트랙을 따라 연장하는 정렬된 자기 모멘트 (16A, 16B) 의 방향 변화 사이의 전이 영역 (15) 상에 형성된 외부 수직 자계 (H) 를 감지하므로써 정보를 판독한다.
강한 자기 저항 효과를 나타내는 물질의 층을 포함하는 코르비노 구조에 의해 액티브 소자가 형성된다. 액티브 소자는 또한 코르비노 구조의 특성으로 자기 저항 물질과 내부 전극을 둘러싸는 제 2 외부 전극 (18B) 에 의해 둘러싸인 제 1 내부 전극 (18A) 을 포함한다. 일반적으로 직사각형 형상을 나타내는 외부 전극 (18B) 은 자기 매체의 트랙의 폭과 대략 매칭하는 약 5 미크론의 긴 크기와 약 500 내지 1000 옹스트롬의 협소한 크기를 갖는다. 내부 전극 (18A) 의 크기는 약 1 미크론의 길이와 약 200 내지 400 옹스트롬의 폭을 갖는다.
본 발명의 일실시예에 의하면, 판독 헤드상에 위치하는 액티브 소자는 다음과 같이 제조된다. 먼저, 도 2a 에 나타낸 바와 같이, 실질적으로 결정인 에피텍셜층상에 성장할 수 있는 실질적으로 단결정인 실리콘 또는 갈륨 비소화물 등의 적절한 기판 (20) 을 준비한다. 다음 단계인 에피텍셜층을 성자시키는 동안, 기판이 다결정이 된다는 것은 본 기술에 숙련된 자에게는 자명한 것이다. 기판 (20) 의 적어도 상부면 (20A) 은 충분히 도전되도록 도핑되어 센서의 하나의 단자로서 제공된다. 그후, 기판 표면 (20A) 상에, 도핑되지 않은 기판 (20) 과 동일한 반도체 물질인 제 1 층 (21) 을 증착한다. 바람직하게, 이 층 (21) 은 단결정으로 증착된다. 도 2b 에 나타낸 바와 같이, 이 층 (21) 은 증착되어 기판 (20) 보다 협소하고 짧게 패터닝된다. 이 패터닝은 마이크로일렉트로닉 산업에서 공지된 포토리소그래피와 에칭 기술에 의해 수행된다.
다음으로, 도 2c 에 나타낸 바와 같이, 제로 갭 수은 카드뮴 텔루라이드 또는 수은 아연 텔루라이드 등의 양호한 자기 저항 특성을 갖는 물질의 제 2 층 (22) 을 증착한다. 바람직하게, 이 층은 높은 결정으로 성장하여 자기 저항 효과를 증가시킨다. 이 층은 제 1 층 (21) 보다 협소하고 짧게 패터닝된다.
다음으로, 도 2c 에 나타낸 바와 같이, 제 2 층에 양호한 저항 접속을 하는 몰리브덴-금 합금 등의 도전 물질의 제 3 층 (23) 을 증착하여 제 2 층 (22) 보다 협소하게 패터닝한다.
다음으로, 도 2e 에 나타낸 바와 같이, 제 2 층 (22) 와 동일한 자기 저항 물질의 제 4 층 (24) 을 증착하여 금속층 (23) 상에 브리지 (bridge) 를 형성하고 금속층 (23) 을 둘러싸는 자기 저항 물질의 연속 루프를 형성한다. 이 제 4 층은 도시한 바와 같이 패터닝되어 금속층이 루프내에 위치하게 되지만, 후에 단자 접속이 형성될 수 있는 금속층 (23) 의 단부 (23A) 를 노출된 상태로 남겨 둔다.
다음으로, 도 2f 에 나타낸 바와 같이, 제 1 층 (21) 과 동일한 물질의 제 5 층 (25) 을 증착하고 패터닝하여 제 4 층 (24) 상의 브리지와 제 4 층 (24) 을 둘러싸는 연속 루프를 형성한다. 바람직하게 단자 접속이 형성될때까지 금속층 (23) 의 부분 (23A) 은 피복하지 않는다.
판독용 자기 저항 센서의 기본 소자가 배치되어 있다. 스택의 노출된 전단면에 불순물을 확산하여 제 1 층과 제 5 층 (21, 25) 으로 형성된 도핑되지 않은 반도체의 루프의 노출된 전단부를 도핑하여 도전 상태로 되므로써 도핑된 루프가 코르비노 구조의 도전 외부 전극으로서 제공되도록 한다.
그러나, 단부는 균일하지 않으므로, 원래의 단부 물질을 제거하고 절단에 의해 새로운 단부를 형성한다.
용이하게 절단될 수 있는 실리콘 산화물 또는 카드뮴 황화물 등의 부동화 물질의 보호 피복재 (26) 를 증착하고 도 2g 에 나타낸 바와 같이 전단부를 절단하여 균일한 표면을 남겨둔다.
이 절단후에, 스택은, 제 1 층과 제 5 층의 반도체 물질이 실리콘이면, 인 등의 적절한 도펀트 (그 층들이 갈륨 비소화물이면 텔루라이드) 의 확산을 위하여 적절한 대기하에서 가열되어 이 층들의 노출된 전단부를 높은 도전율로 변환시켜 코르비노 구조의 외부 단부로서의 역할을 하도록 한다. 확산제로서 선택된 도펀트는 제 2 층과 제 4 층의 물질의 자기 저항 특성에 영향을 거의 주지 않는 것이어야 한다. 부동화 피복재 (26) 는 확산 단계 동안 확산제로부터 절단된 전단면을 제외하는 모든 부분을 마스킹하는데 사용된다. 확산의 파라미터를 제어함으로써, 도펀트가 스택의 단부로 침투하는 깊이를 제어할 수 있다. 상술한 바와 같이, 스택의 다양한 물질은 확산제가 선택적으로 제 1 층과 제 5 층의 도전률에 영향을 미치도록 한다. 이 깊이는 얼마나 많은 자기 저항 물질이 능동적으로 제공되는 가를 효과적으로 제어한다. 감지하는 동안의 높은 민감도를 위하여, 기억 매체로 가장 가깝고 편광 반전의 영역에서 프린징 (fringing) 자계의 큰 변화를 경험하는 단부 영역만이 액티브된다. 최적의 깊이는 판독될 기억 디스크의 특성의 함수와 디스크에 근접한 정도이고 센서는 동작 동안 유지되고 주어진 설계에서 실험적으로 결정된다.
더욱이, 절단된 단부면의 비교적 약한 성질 때문에, 감지에 사용되기 전에 아연 황화물 또는 카드뮴 텔루라이드의 박막 등의 적절한 부동화층으로 피복하는 것이 바람직하다.
상술한 바와 같이, 센서가 자계의 극성에 기초하여 식별되면, 2 개의 가능한 극성 사이에 바람직한 비대칭을 제공하기 위하여 바이어스 필드를 첨가하는 것이 중요하다. 코르비노 구조에 소망의 바이어스 필드를 제공하는 영구 자석으로서 제공될 수 있는 강 자석 물질의 층을 스택의 표면상에 증착한다.
또한, 헤드가 기입용으로 사용되면, 이것은 층의 스택에 기입 코일을 포함하므로써 제공될 수 있다. 코르비노 구조의 대칭을 유지하기 위하여, 도 3 에 나타낸 바와 같이 내부 전극내에 기입 코일을 포함하는 것이 바람직하다. 도시한 바와 같이, 도 3 은 판독 또는 기입될 기억 디스크의 트랙에 가까운 표면의 단면도이다. 헤드 (40) 는 상부 부분과 하부 부분 (41A, 41B) 을 포함하는 내부 전극과, 사이에 자기 저항 소자 (43) 를 포함하는 외부 전극 (42) 을 구비한다. 단일 루프 기입 코일 (44) 는 내부 전극의 2 부분을 포함하고 하부 부분 (46A) 과 상부 부분 (46B) 을 포함하는 절연 영역에 의해 전기적으로 절연된다.
다양한 기술이 소망의 구조를 성취하는데 사용될 수 있다.
예를 들어, 내부 전극의 하부 부분 (41A) 에 해당하는 금속의 패터닝된 층을 먼저 형성하므로써 내부 전극내의 단일 루프 코일을 포위하도록 상술한 제조 방법이 변경될 수 있다. 그 위에 절연 물질의 패터닝된 층이 증착되어 절연 물질의 하부 부분 (46A) 을 형성한다. 다음으로, 외부 전극 (42) 을 형성하기 위하여 사용되는 동일한 반도체 물질의 스트립 (44) 을 증착하고, 외부 전극이 도전 상태로 됨과 동시에 도펀트를 확산하여 도전 상태가 되도록 한다. 그후, 단일 루프를 완성하고 기억될 신호가 공급되는 단자로서 제공되는 한쌍의 도전 스트립 (도면표시생략) 을 증착하한다. 다음으로, 절연 물질의 상부 부분 (46B) 을 증착한다. 그후, 내부 전극의 상부 부분 (41B) 을 증착한다.
자기 저항 루프의 상부 부분과 반도체 루프의 상부 부분을 제공하는 상술한 제조 방법이 제공될 수 있다. 외부 전극으로서 제공하기 위한 외부 반도체 루프의 단부와 기입을 위하여 사용되는 전자석의 단일 루프 코일의 부분으로서 제공하기 위한 스트립 (44) 의 단부를 도전 상태로 도핑하는 확산 단계가 수행된 후에 마스킹 단계와 절단 단계가 수행된다. 그후, 자기 물질의 층 (47) 을 한 표면상에 증착하여 바이어스 필드를 제공하는 영구 자석으로서 제공된다.
본 발명의 일반적인 원리를 설명하기 위하여 특정 실시예를 설명하였지만, 본 발명의 사상과 범위를 벗어나지 않는 한도내에서 다른 실시예가 가능하다. 특히, 다른 물질의 선택이 가능하다.
상술한 바와 같이, 신뢰성있고 간략화된 센서의 제조 방법을 제공할 수 있다. 본 발명의 특징은 다양한 특성을 갖는 층을 서로 중첩하여 연속적으로 증착하므로써 스택의 다양한 층의 단부가 소망의 구조, 특히 코르비노 구조를 포함하는 평면을 형성하는 스택을 형성한다. 제조 방법의 특성중의 하나는 증착된 층의 두께와 폭에 의해 구조의 크기가 결정되고 중요한 크기는 스택의 평면 단부로 확산되는 도펀트의 깊이에 의해 제어된다는 것이다. 이 인자들은 비교적 용이하게 크기를 제어한다. 더욱이, 층의 기하학적인 적절한 선택에 의해, 연속적으로 증착되지 않는 동일 물질의 층이 서로 연결되도록 함으로써 동일 물질의 층 사이에 다른 물질의 층이 포위되도록 한다.

Claims (10)

  1. 고저항률의 반도체 물질의 제 1 층을 기판의 도전 표면상에 형성하는 단계와,
    센서로 사용되기에 적합한 자기 저항 효과를 나타내는 물질의 제 2 층을 상기 제 1 층의 제한 부분상에 형성하는 단계와,
    고도전률의 제 3 층을 상기 제 2 층의 제한 부분상에 형성하는 단계와,
    상기 제 2 층과 결합되어 제 3 층의 전단부를 포위하는 루프를 형성하며 상기 제 2 층과 동일한 물질의 제 4 층을 상기 제 3 층상에 형성하는 단계와,
    제 2 층, 제 3 층, 및 제 4 층의 전단부를 포위하는 루프를 형성하기 위하여 제 1 층과 결합되고 제 1 층과 동일한 물질로 이루어진 제 5 층을 형성하는 단계와,
    코르비노 (Corbino) 구조의 외부 전극으로서 사용되는 제 2 층과 제 4 층을 둘러싸는 도전 루프를 형성하기 위하여 제 1 과 제 5 층의 전단부로 하나의 형태의 도펀트를 확산하여 제 1 과 제 5 층의 확산 영역의 도전률이 증가시키고 제 2 층과 제 4 층의 저항룰에 영향이 거의 미치지 않도록 하며, 제 3 층은 디스크의 내부 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 기억 매체의 트랙에 기억된 자기 패턴을 판독/기입하기 위한 센서의 제조 방법.
  2. 제 1 항에 있어서, 제 1 층, 제 2 층, 제 3 층, 제 4 층, 및 제 5 층은 층의 전단부가 공통면상에 놓인 스택을 형성하는 것을 특징으로 하는 센서의 제조 방법.
  3. 제 2 항에 있어서, 제 1 층, 제 2 층, 제 3 층, 제 4 층, 및 제 5 층의 스택은 절단되어 확산 단계 이전에 절단된 전단면을 제공하고, 확산은 절단된 전단면으로 수행되는 것을 특징으로 하는 센서의 제조 방법.
  4. 제 3 항에 있어서, 제 2 층과 제 4 층의 물질은 수은 카드뮴 텔루라이드와 수은 아연 텔루라이드로 구성된 군으로부터 선택된 자기 저항 물질인 것을 특징으로 하는 센서의 제조 방법.
  5. 제 3 항에 있어서, 제 2 층과 제 4 층의 물질은 실리콘과 갈륨 비소화물로 구성된 군으로부터 선택된 것을 특징으로 하는 센서의 제조 방법.
  6. 제 5 항에 있어서, 제 2 층과 제 4 층의 물질은 수은 카드뮴 텔루라이드 또는 수은 아연 텔루라이드로 구성된 군으로부터 선택된 자기 저항 물질인 것을 특징으로 하는 센서의 제조 방법.
  7. 제 6 항에 있어서, 제 3 층은 금-몰리브덴 합금인 것을 특징으로 하는 센서의 제조 방법.
  8. 제 1 항에 있어서, 제 2 층과 제 4 층을 형성하는 자기 저항 물질에 바이어스 필드를 제공하기 위하여 영구 자석 물질의 층을 제 5 층에 의해 형성된 스택상에 포함하는 단계를 더 포함하는 것을 특징으로 하는 센서의 제조 방법.
  9. 제 1 항에 있어서, 기억 매체의 기억을 위해 자기 패턴을 기입하기 위한 전자계를 제공하기 위한 단일 루프 코일을 제 5 층에 의해 형성된 스택에 포함하는 단계를 더 포함하는 것을 특징으로 하는 센서의 제조 방법.
  10. 제 9 항에 있어서, 단일 루프 코일은 내부 전극 내에 포위되고 내부 전극으로부터 절연되며, 내부 전극은 단일 루프 코일을 둘러싸는 폐쇄된 루프로서 형성된 것을 특징으로 하는 센서의 제조 방법.
KR1019960064336A 1995-12-14 1996-12-11 판독/기입 헤드용 자기 저항 센서의 제조 방법 KR100228566B1 (ko)

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