KR100227094B1 - 큰 제약조건 길이를 갖는 소프트 결정 비터비 디코딩의 방법 및 회로 - Google Patents

큰 제약조건 길이를 갖는 소프트 결정 비터비 디코딩의 방법 및 회로 Download PDF

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Abstract

본 발명은 2 단계의 비터비 동작(two pass Viterbi operation)에 의해 수신된 신호의 소프트 심볼로 디코드된 출력(a soft symbol decoded output)을 획득하기 위한 방법 및 장치에 관한 것이다. 특히, 이 기술은 신호가 큰 제약조건 길이(large constraint lengths)를 갖는 콘볼루션으로 인코딩될 때 효과적이다. 제 1 단계, 에러 정정 코프로세서(error-correction co-processor ; ECCP)는 하드 디코드된 출력(hard decoded output) 전용으로 프로그램된다. 수신된 심볼 세트들이 모두 하드-비트(hard-bit)로 디코드된 후, 제 2 단계의 비터비 동작이 수행된다. 초기의 시점에서 이전에 디코드된 하드 비트를 사용하여 가능성이 최대인 다음 상태를 식별하고, 그 시점에서 제 1 단계 비터비 동작으로부터 이전에 저장된 누적된 코스트(costs)로 현재 상태를 초기화하면, 그 시점에서 가능성이 최대인 다음 상태를 초래하는 이들의 상태 전이에 대한 분기 거리가 계산된다. 가능성이 최대인 다음 단계를 초래하는 현재 상태의 누적된 코스트 값이 갱신되며, 이들 차이의 절대 값은 그 시점에 대응하는 하드 디코드된 출력의 신뢰도로서 부호화된다. 이 하드 디코드된 출력과 제 2 단계 비터비 동작으로부터 획득된 신뢰도와의 조합은 소프트 심볼로 디코드된 출력으로 된다. 이 시점에서, 제 1 단계 비터비 동작 동안 수신된 심볼 세트는 가능한 모든 다음 상태의 누적된 코스트 값을 갱신하는 ECCP로 재로드된다. 이러한 단계들은 요구된 소프트 심볼이 모두 획득될 때까지 반복된다.

Description

큰 제약조건 길이를 갖는 소프트 결정 비터비 디코딩의 방법 및 회로{SOFT DECISION VITERBI DECODING WITH LARGE CONSTRAINT LENGTHS}
본 발명은 일반적으로 디지탈 신호의 디코딩에 관한 것으로, 특히, 소프트 심볼(soft symbol)로 디코드된 출력을 제공하는 방법 및 회로에 관한 것으로, 큰 제약조건 길이를 갖는 인코드된 신호를 콘볼루션으로 디코드할 때 특히 이점이 있다.
디지탈 신호의 애플리케이션에 있어서, 원시 신호(source signal)는 종종 노이즈(noise)와 다른 왜곡 소스로부터 전송된 신호의 정정 및 검출을 극대화하기 위해 전송되기 전에 인코드된다. 디지탈 신호가 콘볼루션으로 인코드될 때, 한 실시예에서 본래의 원시 신호를 검출하기 위해 비터비 디코더(Viterbi decoder)를 이용한다.
콘볼루션 인코더(convolution encoder)는 원시 신호의 한 개 또는 다수의 입력 비트의 세트를 전송용의 제 2 비트 세트로 변환하기 위한 다수의 쉬프트 레지스터 및 2-모듈로 가산기(modulo-2 adders)를 포함한다. 입력 비트의 세트보다 많은 비트를 갖는 비트의 세트를 전송하므로써, 이 수신기는 원시 신호에 있는 고유한 정보를 검출하는 부가적인 비트를 갖는다. 그러므로, 콘볼루션 인코더는 여분의 요소를 원시 신호에 부가한다고 할 수 있다. 입력 비트 대 출력 비트의 비율은 코드 비율(code rate)로서 지칭된다. 쉬프트 레지스터의 갯수는 상기 제약조건 길이(constraint length)로서 지칭된다. 예를 들면, 각각의 이산 시간 주기에서 원시 신호로부터 한 개의 비트를 수신할 수 있는 두 개의 비트인 두 개의 쉬프트 레지스터를 갖는 인코더는 두 비트의 출력과, ½ 코드 비율과, 2의 제약조건 길이를 갖는다. 콘볼루션 인코딩은 Peyton Z. Peebles, Jr.의 디지탈 통신 시스템 pp. 87 -102(Prentice Hall, 1897)에 상세히 기술되어 있으므로, 본 명세서에는 참조용으로 인용된다.
비터비 디코더는 수신된 디지탈 신호를 디코드하는 비터비 알고리즘의 구현에 따라 지칭된다. 통상적으로, 수신기는 먼저 신호를 검출하여, 이를 심볼 시퀀스의 세트로 분할한다. 각각의 상기 세트는 콘볼루션 인코더로부터의 출력 비트의 갯수와 동일한 갯수의 비트를 포함한다. 그러므로, ½ 비율의 인코더에 있어, 심볼 세트는 또한 다이-비트(di-bit)로 지칭되는 두 개의 비트를 포함한다. 다음에, 심볼 세트는 이산 시점에서 디코더로 입력된다.
이 비터비 디코더에 있어서, 주어진 시점에서 각각의 수신된 심볼 세트에 대해, 이에 대응하는 원시 신호 비트(들)을 나타내는 유한한 갯수의 상태가 존재한다는 것이 전제된다. 상태의 갯수는 콘볼루션 인코더의 제약조건 길이의 함수이다.특히, 상태의 갯수는 2c-1과 같고, 여기서 C는 제약조건 길이이다. 더 나은 인코딩을 위해 큰 제약조건 길이가 종종 요구되지만, 이는 비터비 디코더가 대용량 메모리 자원을 필요로하는 결과를 초래한다. 예를 들면, 제약조건 길이가 3 이고, 한 번에 한 개의 원시 신호가 콘볼루션 인코더에 입력될 때, 임의의 시점에서 전송된 원시 신호 비트를 나타내는 네 개의 가능한 상태가 존재한다. 조건 길이가 5로 증가하면, 임의의 시점에서 가능한 상태의 갯수는 16으로 증가한다.
각각의 시점에서 심볼 세트가 수신되며, 비터비 디코더는 유한한 갯수의 상태들 사이의 모든 가능한 전이들을 매핑(map)한다. 각각의 전이는 그 시점에서 수신된 신호에 대응하는 가능한 원시 신호를 반영한다. 이들 전이는 분기로 지칭된다. 각 전이의 본래 상태는 현재 상태로 지칭되며, 각 전이의 종료 상태는 다음 상태로 지칭된다. 심볼 세트의 시퀀스에 대해, 이 비터비 디코더는 제각기 경로를 형성하는 한 개 또는 다수의 가능한 상태 전이 시퀀스를 발생한다.
현재 상태로부터 다음 상태까지의 각 전이에 대해, 콘볼루션 인코더에 대한 코드를 인지하고 있는 비터비 디코더는 전송된 신호를 반영하는 대응하는 비트의 세트를 발생할 수 있다. 각각의 분기는 대응하는 발생된 비트의 세트를 갖기 때문에, 설명을 위해 두 개 비트의 세트(다이-비트(di-bit))를 고려하면, 발생된 다이-비트와 수신된 심볼 세트 사이의 분기 거리로 지칭되는 에러가 계산되어질 수 있다. 결과적으로, 각각의 다음 상태는 특정한 현재 상태에서 특정한 다음 상태까지의 분기 거리와 특정한 현재 상태의 누적된 코스트의 합과 동일한 누적된 코스트 값으로 지칭되는 에러와 결합될 수 있다. 이와 같이, 누적된 코스트 값은 각각의 경로와 결합될 수 있다. 비터비 디코더는 다른 경로들을 비교하여, 극소의 에러, 통상 원시 신호를 나타내는 최소값을 갖는 경로를 선택한다.
비터비 디코더의 가산-비교-선택 동작은 도 1과 같이 격자배열도로 도시될 수 있다. 도 1의 격자도는 ½ 코드 비율과 3의 제약조건 길이로 가정한다. 임의의 시점에서, 전송된 비트의 쌍은 네 개의 가능한 상태, 즉, 0, 0; 0, 1; 1, 0 또는 1, 1중의 한 개 상태와 일치할 수 있다. 시각 t0에서 제 1 심볼 세트가 수신됨에 따라, 비터비 디코더는 수신된 심볼 세트를 초래하는 단일 원시 신호 비트가 0 또는 1일 수 있음을 인지한다. 그러므로, 0, 0으로부터 시작하여 최하위 유효 숫자를 드롭(drop)하고, 0 또는 1중의 하나를 최상위 유효 숫자에 더하므로써, 0, 0 상태는 0 원시 비트를 반영하는 또다른 0, 0 상태 혹은 1 원시 비트를 반영하는 1, 0 상태중의 한 상태에 도달할 수 있다. 0, 1; 1, 0; 및 1, 1로부터도 유사한 전이가 도시된다. 각 시점에서 각각의 현재 상태에 대해, 두 개의 가능한 전이중의 한 개의 상태는 다른 전이보다 가능성이 더 높기 때문에, 도 1에서 가능성이 더 높은 전이는 실선으로 도시되며, 가능성이 낮은 전이는 점선으로 도시된다.
콘볼루션 인코더 체계 및 현재 상태가 0, 0이라는 것을 인지하면, 비터비 디코더는 원시 비트가 0인 것으로 가정하여 전송된 심볼 세트의 시뮬레이션(simulation)을 발생하며, 원시 비트가 1인 것으로 가정하여 전송된 심볼 세트의 시뮬레이션을 발생한다. ½ 코드 비율용 비터비 디코더는 각각의 전이에 대해 두 개의 비트를 발생할 것이다. 각각의 분기에서 발생된 두 개의 비트와 그 시점에서 수신된 두 개의 비트 사이의 에러를 계산하므로써, 비터비 디코더는 각각의 분기에 대한 분기 거리를 획득할 수 있다. 소정의 거리 체계에 있어서, 발생된 비트의 값과 수신된 신호 세트에 대응하는 이들의 값의 차이만큼의 에러가 측정된다. 본 명세서에 설명된 인코더 체계에 따르면, 각각의 다음 상태가 두 개의 분기중 하나의 분기에 의해 도달하는 것을 쉽게 알 수 있다. 다른 인코더 체계는 네 개 또는 여덟 개의 분기에 접속되는 각각의 다음 상태를 발생시킬 수 있다. 각 시점에서 각각의 다음 상태에 대해, 비터비 디코더는 통상적으로 가장 작은 에러인 극점 에러를 갖는 분기를 선택한다. 그러나, 심볼 세트가 모두 수신될 때까지는, 디코더는 임의의 한 시점에서 궁극적으로 최소 에러 전이가 누적된 최소의 에러를 갖는 경로에 있는 것을 알지 못한다.
시점 t1에서, 제 2 심볼 세트가 수신되며, 비터비 디코더는 다이-비트를 다시 발생하고, 현재 상태로부터 다음 상태까지 가능한 전이의 각각에 대해 대응하는 분기 거리를 계산한다. 이러한 것은 실선으로 된 전이의 시퀀스로 도시된 최소 에러를 가능성이 최대인 원시 신호를 나타내는 경로로서 선택되는 경로 포인트에서 심볼 세트가 모두 수신될 때 까지 행해진다.
전술된 비터비 디코더는 각각의 심볼 세트를 하드 비트 즉, 1 혹은 0으로 변환한다. 1995년 11월 28일 Blaker에 특허부여되고 본 출원인에 양수되며, 본 명세서에서 참조로 인용된 Soft-symbol Decoding 명칭의 미국 특허 제 5, 471, 500 호의 상세히 기술된 바와 같이, 전송된 신호의 정확한 디코딩은 소프트 디코딩을 사용하여 증대된다. 소프트 디코딩은 신호를 0 또는 1의 하드 비트, 및 디코드된 하드 비트가 정확하게 원시 비트(source bit)를 나타내는 신뢰의 레벨을 표시하는 심볼로 디코딩하는 것을 지칭한다. 예를 들면, 아날로그 값 0.9를 갖는 수신된 신호는 하드 판단 1(a hard decision one)로 양자화될 가능성이 높다. 사실상, 0.9가 1로서 정확하게 반영될 가능성이 크다. 유사하게, 아날로그 값 0.1은 하드 판단 0으로 양자화될 가능성이 높다. 환언하면, 이 양자화가 정확하다는 확율이 높다. 그러나, 수신된 신호가 0.5일 때, 신호가 0 또는 1로 전송되는 신뢰의 레벨은 매우 낮다. 소프트 심볼로 디코드된 출력은 디코드된 하드 비트의 신뢰도를 나타내기 위해 대응하는 분기 거리 또는 이 분기 거리에 대응하는 또다른 일련의 비트를 수반하는 하드 비트를 포함하는 연결된 심볼이다. 상기 참조된 특허의 방법은 소프트 신뢰 측정값으로서 하드 디코드된 비트에 대응하는 가능성이 최대인 다음 상태를 초래하는 누적된 코스트 차이의 절대값을 이용하여, 이 절대값으로부터 최종의 소프트 심볼이 유도된다.
특정한 다음 상태로의 모든 전이의 분기 거리는 전술된 소프트 신뢰에 요구되며, 정확한 경로가 이전에 공지되지 않기 때문에, 비터비 디코더는 정확한 경로가 식별될 때까지 각각의 시점에서 각 생존 전이(surviving transition)에 대한 소프트 신뢰와 결합된 하드 비트를 메모리에 저장해야만 한다. 큰 제약조건 길이는 각각의 시점에서 많은 전이를 포함하기 때문에, 소프트 심볼 디코딩은 다수의 메모리 용량을 필요로한다. 그러므로, 소프트 결정 비터비 디코더의 이점은 필요한 메모리 자원이 너무 커서 비실용적인 경우에는 구현될 수 없다.
본 발명은 큰 제약조건 길이에 대해 효과적인 코스트를 갖는 소프트 심볼 비터비 디코딩 방법과 회로를 제공한다. 수신된 심볼 세트의 시퀀스는 2 단계로 디코드된다. 제 1 단계에서 있어서, 비터비 디코더는 수신된 심볼 세트의 하드 디코드된 출력을 제공한다. 제 1 단계 비터비 동작이 종료된 후, 비터비 디코더는 소프트 심볼 디코딩에 대한 중요한 제 1 디지탈 신호를 수신하기 이전의 한 시점에서 각 상태의 누적된 코스트 값으로 초기화 된다. 제 1 단계의 하드 디코드된 출력은 제 2 단계의 비터비 디코더로 입력되며, 이 디코더로부터 관심있는 제 1 시점에서의 가능성이 가장 높은 다음 상태가 식별될 수 있다. 비터비 디코더는 제 1 단계에서 디코드된 하드 판단 비트를 이용하여 최소 에러를 갖는 두 개의 상태 전이를 식별하며, 이들 각각의 분기 거리와 이들 두 개의 분기 사이의 누적된 코스트 차이를 계산한다. 다음에, 누적된 코스트 차이의 절대 값은 그 제 1 시점에서 하드 비트의 신뢰도로서 코드화된다. 하드 비트와 신뢰도의 조합은 소프트 심볼 출력으로서 제공된다. 수신된 중요한 제 1 시점의 심볼 세트는 제 2 패스 비터비 디코더로 입력되고, 이 비터비 디코더는 각각의 가능한 상태 변환에 대한 비트를 발생하며, 각각의 분기에 대한 분기 거리를 계산하고, 다음 상태의 각각에 대한 누적된 코스트 값을 갱신한다. 이 프로세스는 각각의 하드 비트에 대한 신뢰도가 획득될 때까지 계속된다.
도 1은 비터비 디코더의 가산-비교-선택 동작을 도시한 격자배열도.
도 2는 본 발명의 수신기의 블럭도.
도 3은 본 발명의 제 1 단계 비터비 동작의 플로우챠트.
도 4는 본 발명의 제 2 단계 비터비 동작의 플로우챠트.
도 5는 본 발명의 제 2 단계 비터비 동작을 도시한 격자배열도.
도면의 주요 부분에 대한 부호의 설명
200 : 수신기 210 : 디지탈 신호 프로세서
220 : 에러 정정 코프로세서 225 : 트레이스백 유닛
본 발명은 하기에 기술된 바와 같이, 지구와 통신 위성간의 통신 및 셀룰러 전화와 기지국 간의 디지탈 셀룰러 전화통신과 같은 통신 시스템의 응용에 유용하다. 도 2를 참조하면, 에러 정정 코프로세서(ECCP)(220)와 DSP 코어(215)를 갖는 디지탈 신호 프로세서(DSP)를 포함하는 비터비 디코더를 이용하는 수신기(200)의 한 실시예가 도시된다. 다른 실시예로서, 수신기는 DSP만으로도 본 발명을 구현할 수 있다. 전용 에러 정정 코프로세서는 필수적인 구성요소는 아니지만 더욱 효율적인 디코딩 동작을 한다. DSP 코어(215)는 제약조건 길이와 같은 ECCP의 동작 파라미터와 분기 거리 타입을 세트하며, ECCP(220)에 의해 수행되는 비터비 디코딩을 초기화 한다. ECCP는 갱신 유닛(224), 트레이스백 유닛(225), 및 분기 거리유닛(223)을 포함한다. 분기 거리 유닛(223)은 현재 상태로부터 다음 상태로의 제각기의 전이에 대한 분기 거리를 계산한다. 격자배열도상의 개별적인 분기를 비교적으로 계산하기 위해 당업자들에 의해 다수의 거리가 제안되어 왔다. 분기 거리유닛을 이용하는 비터비 디코더는 다수의 거리를 이용하여 비터비 프로세스를 수행할 수 있다. 갱신 유닛(224)은 비터비 알고리즘의 가산-비교-선택 동작을 수행한다. 궁극적으로 최소 에러로 판명될 수 있는 경로는 이전에 알려지지 않기 때문에, 수신기는 여러 경로 사이로부터 한 개의 디코드된 비트를 선택할 수 없다. 메모리 자원을 보존하고 각각의 시점에서 가능한 모든 하드 비트의 저장을 피하기 위해, 트레이스백(traceback) 유닛(225)은 최상 경로가 신뢰성있게 정확하게 식별될 수 있는 한 시점에서 개시되는 최상 경로를 트레이스하여, 최상 경로와 관련된 상기 디코드된 하드 비트를 검색한다. 그러므로, 랜덤 액세스 메모리내(RAM)(222)에 각각의 경로에 대한 누적된 코스트를 저장하는 것이 필수적이다.
도 3을 참조하면, 블럭(301)은 본 발명의 제 1 단계 비터비 동작 동안, ECCP(220)가 하드 디코드된 출력에 대해 초기에 세트됨을 나타낸다. 블럭(302)에서, 수신된 채널 심볼 세트는 ECCP(220)내로 로드된다. 다음에, ECCP(220)는 각각의 가능한 다음 상태를 위해 현재 상태의 누적된 코스트를 현재 상태로부터 다음 상태로의 전이의 분기 거리를 더하며, 갱신된 분기의 누적된 코스트를 각각의 다음 단계와 비교하고, 더욱 작은 에러를 표시하는 누적된 코스트인 분기를 선택하는 것을 포함하는 단일 갱신 콘볼루션 디코딩 인스트럭션을 수행한다. 이것은 블럭(303)에 도시된다.
전술한 가산-비교-선택 동작 동안, ECCP(220)는 백그라운드 동작 모드로 세트된다. 그 동안, DSP(210)는 다른 신호 프로세싱 동작을 수행한다. ECCP(220)가 가산-비교-선택 동작을 종료한 후, 인터럽트를 DSP 코어(215)로 전송한다. 대안적으로, ECCP(220)는 DSP(210)가 가산-비교-선택 동작과 트레이스백 디코딩을 종료할 때를 결정하도록 ECCP 사용중 플레그를 폴링(poll)할 수 있다. 동시적인 트레이스백은 모든 심볼 세트들이 수신되었을 시점에서, 최상 경로가 정확하게 검출될 수 있다는 충분한 신뢰가 있는 시점에서만 발생한다. 이것은 블록 (304) 및 (305)에 도시된다. 각각의 수신된 심볼 세트의 하드 디코드된 출력은 블록 (306)에서 판독되어 DSP RAM(222)로 전송된다. 블록(302)부터 (306)을 포함하는 단계들은 블록(307)에 도시된 바와 같이, 모든 수신된 심볼 세트들이 디코드될 때까지 반복된다.
모든 수신된 심볼 세트들이 디코드된 후, ECCP(220)는 블록(308)에 도시된 바와 같이 ECCP(220)의 동시적인 트레이스백을 받지않는 디코드된 하드 비트에서 트레이스백 동작을 수행한다. 상기 트레이스백 동작을 통해 ECCP(220)는 각각의 상태 변환과 연관된 하드 비트를 저장하지 않고 수신된 심볼 세트들을 디코드할 수 있다. 최소 에러를 갖는 경로가 식별된 후, 즉 모든 수신된 심볼이 디코드된 후, 블록(308)의 트레이스백 동작은 최상 경로를 형성하며, 대응하는 하드 비트를 저장하는 분기를 트레이스한다.
트레이스백 동작이 종료된 후, 디코드된 출력을 포함하는 하드 비트들은 블록(309)에 도시된 바와 같이, 또다른 프로세싱을 위해 ECCP로 제공된다. 블록(310)에서, ECCP(220)는 최종 디코드형 비트가 수신되는 때를 확인한다. 이는 본 발명의 비터비 동작의 제 1 단계가 된다.
도 4를 참조하면, 제 2 패스 비터비 동작의 시작시, ECCP는 제 1 단계에 이용된 상기 ECCP일 수 있으며, 이는 제 1 단계에서 이전에 디코드된 각각의 하드 비트와 연관된 소프트 심볼을 획득하는데 이용된다. 이 하드 비트는 제 1 단계에서 이미 알려졌기 때문에, ECCP는 수신된 심볼 세트를 디코드할 필요는 없다. 물론, 이 ECCP는 제 1 단계의 이전에 디코드된 하드 비트와 연관된 분기 거리를 계산하는데 이용된다. 이러한 것은 블럭(401)에 도시된 바와 같이, 하드 디코드된 상태에서 트레이스백 길이 세트가 0으로된 ECCP를 동작시키므로써 달성된다. 결과적으로, 디코드된 하드 비트를 확인하는 단계가 반복되는 것을 피하는 반면에, 각각의 시점에서 제각기 이전에 디코드된 하드 비트에 대응하는 분기 거리가 획득된다.
블럭(402)에 도시된 바와 같이, 제 2 단계 비터비 동작이 수행되며, 여기에서 ECCP는 중요한 제 1 시점에서 현재 상태의 누적된 코스트 값으로 초기화된다. 전체 수신된 심볼 시퀀스 세트에 대한 소프트 심볼 디코딩이 요청되면, 제 2 단계는 수신된 제 1의 심볼 세트로부터 개시된다. 그러나, 본 발명에 따르면, 소정의 중간 지점에서 소프트 심볼 디코딩의 개시가 가능하다. 예를 들어, 제 1 단계 동안 100개의 심볼 세트들이 디코드되지만 마지막 20개의 심볼 세트들만에 대한 소프트 심볼 디코딩이 요청되면, ECCP는 제 2 단계 동안 81개의 수신된 심볼 세트에 대응하는 현재 상태의 모든 누적된 값으로 초기화 된다. 임의의 시점에서 소프트 심볼 디코딩에 대한 제 2 단계 동작을 개시하면, Manhattan 또는 Euclidean과 같은 분기 거리 체계 또는 코드 비율이 임의의 시점에서 변화할 수 있는 부가적인 이점이 있다.
다음에, ECCP는 중요한 제 1 시점에 대응하는 제 1 단계의 하드 디코드된 출력을 수신하고, 이로부터 블록(403)에 도시된 바와 같이 가능성이 최대인 다음 상태를 식별할 수 있다. 분기 거리는 블록(404)에 도시된 바와 같이, 최소 에러를 갖는 다음 상태의 두 개의 전이를 위해 DSP내에서 계산된다. 상기 디코더는 가능성이 최대인 다음 상태, 및 현재 상태의 누적된 코스트를 인지하기 때문에, 블록(405)에 도시된 바와 같이, 이들의 대응하는 다음 상태에서 모든 전이의 누적된 코스트 값이 갱신될 수 있다. 이러한 분기들 사이의 누적된 코스트 차이의 절대값은 블록(406)에 도시된 바와 같이 계산되어 제 1 단계 동작의 하드 디코드된 출력에 부가된다.
이때, 중요한 제 1 수신된 심볼은 블록(408)에 도시된 바와 같은 각각의 다음 상태의 누적된 코스트 값을 갱신하기 위해 블록(407)에 도시된 바와 같은 ECCP로 로드되어진다. 이 단계는 다음의 소프트 심볼 계산을 위해 필요한데, 그 이유는 각 시점에서의 누적된 코스트 값 차이가 가능성이 최대인 경로뿐만 아니라 가능성이 최대인 다음 상태를 초래하는 모든 전이와 관련되기 때문이다. 다음 시점에서 모든 전이의 누적된 코스트 값을 획득하기 위해, 각각의 시점에서 현재 상태의 모든 코스트 값은 공지되어야만 한다.
전술한 가산-비교-선택 동작 동안, ECCP는 백그라운드 동작 모드로 세트된다. 한편, DSP는 다른 신호 프로세싱 동작을 수행한다. ECCP가 가산-비교-선택 동작을 종료한 후, 인터럽트를 DSP 코어로 전송한다. 대안적으로, DSP는 ECCP가 가산-비교-선택 동작을 종료할 때를 결정하기 위해 ECCP 사용중 플래그를 폴링(poll)할 수 있다. 이것은 블록 (409)와 (410)에 도시된다.
도 5를 참조하면, 본 발명의 제 2 단계 비터비 동작을 더 상세히 설명한 격자배열도가 도시된다. 이 설명은 ½ 코드 비율 콘볼루션 인코더로 가정하고, 시점들은 시점 t0에서 t7으로 도시된다. t0는 소프트 심볼로 디코드될 제 1 심볼이 수신되는 시점을 나타낸다. 비터비 동작의 제 1 단계 동안, 시점 t0에서 4가지의 가능한 상태의 각각에 대한 누적된 코스트가 저장된다. t0에서 제 1 단계 동안, 가능성이 최대인 다음 상태는 1, 0으로 식별되고, t1에서 t7동안 하드 디코드된 출력은 비트 1001110을 포함한다고 가정된다. 그러면, t0에서 t1동안 가능성이 최대인 다음 상태 1, 0으로 전이되는 두 개의 가능한 전이는 현재 상태 0, 0 및 0, 1을 포함한다. 제 1 하드 비트 1에 대한 소프트 심볼을 획득하기 위해, 디코더는 이들 두 개의 전이에 대한 분기 거리를 계산해야만 하고, 이들을 두 개의 갱신된 누적된 코스트 값을 얻기 위해 t0에서 0, 0 및 0, 1의 누적된 코스트 값과 더하며, 누적된 코스트 차이의 절대값을 계산해야만 한다. 이 실시예에 대한 가능성이 최대인 전이가 도 5에 실선으로 도시된다. 점선은 각각의 시점에서 가능성이 최대인 다음 상태를 초래하는 다른 전이를 도시하며, 이것의 누적된 코스트는 소프트 심볼의 계산에 이용된다.
다음 하드 디코드된 비트에 대한 소프트 값이 획득되기 전에, 디코더는 t1에서 4개의 모든 상태에 대한 누적된 코스트 값을 갱신해야만 한다. 이때 다음의 수신된 심볼 세트는 블록 (411)과 (412)에 도시된 바와 같이, 재로드될 수 있으며, 요구된 소프트 심볼을 얻기 위해 각각 수신된 심볼 세트에 대한 소프트 심볼이 획득될 때 까지 상기 단계들이 반복된다.
전술한 설명들은 본 발명의 원리들이다. 당업자라면 다른 변형이 행해질 수 있음을 충분히 이해할 수 있으며, 본 명세서에 기술된 본 발명은 그 범위를 제한하지 않는다.

Claims (17)

  1. 수신된 디지탈 신호의 세트를 소프트 심볼로 디코딩하기 위한 방법에 있어서,
    디코드된 하드 비트의 출력을 위해 상기 디지탈 신호의 세트에 대한 제 1 단계 비터비 동작을 수행하는 단계와,
    디코드된 소프트 심볼의 출력을 위해 상기 디지탈 신호의 세트에 대한 제 2 단계 비터비 동작을 수행하는 단계를 포함하는 소프트 심볼 디코딩 방법.
  2. 제 1 항에 있어서,
    상기 디지탈 신호의 세트는 1 이상의 콘볼루션 인코더 코드 비율로 전송되는 소프트 심볼 디코딩 방법.
  3. 제 1 항에 있어서,
    제 1 및 제 2 단계 비터비 동작은 제각기 1 이상의 분기 거리 체계를 포함하는 소프트 심볼 디코딩 방법.
  4. 제 1 항에 있어서,
    상기 디지탈 신호는 제각기 원시 신호를 나타내는 유한한 개수의 상태들중 한 개의 상태에 대응하며,
    상기 제 1 단계 비터비 동작은,
    이산 시점내에서, 상기 디지탈 신호의 세트의 각 디지탈 신호를 수신하는 단계와,
    상기 각각의 시점에서, 상기 유한한 갯수의 상태들중 현재 상태로부터 유한한 갯수의 다음 상태로의 가능한 모든 전이를 매핑하는 단계와,
    상기 다음 상태 각각에 대한 누적된 코스트 값을 계산하는 단계와,
    소프트 심볼 디코딩이 요구되는 제 1 디지탈 신호를 수신하기 이전의 한 시점에서 각각의 다음 상태에 대한 누적된 코스트 값을, 누적된 코스트 값들의 초기화 세트로서 저장하는 단계를 더 포함하는 소프트 심볼 디코딩 방법.
  5. 제 4 항에 있어서,
    상기 제 2 단계 비터비 동작은 상기 누적된 코스트 값의 초기화 세트로 비터비 디코더를 초기화하는 단계를 포함하는 소프트 심볼 디코딩 방법.
  6. 제 5 항에 있어서,
    상기 제 2 단계 비터비 동작은,
    상기 제 1 단계 비터비 동작의 상기 하드 디코드된 출력을 수신하는 단계와,
    각 시점에서 상기 하드 디코드된 출력으로부터 가능성이 최대인 다음 상태를 결정하는 단계와,
    각 시점에서 상기 가능성이 최대인 다음 상태를 초래하는 상기 가능성이 최대인 두 개의 분기를 식별하는 단계와,
    상기 가능성이 최대인 상태를 초래하는 상기 가능성이 최대인 두 개의 분기각각에 대한 분기 거리를 계산하는 단계와,
    상기 가능성이 최대인 다음 상태를 초래하는 상기 상태의 상기 누적된 코스트 값을 갱신하는 단계와,
    상기 갱신된 누적된 코스트 값 사이의 절대 값 차이를 계산하는 단계와,
    상기 상기 절대값의 누적된 코스트 차이를 상기 시점에서 대응하는 상기 제 1 단계 비터비 동작의 상기 하드 디코드된 출력을 위해 소프트 심볼내로 코드화하는 단계와,
    각 시점에서 상기 시점에 대응하는 상기 디지탈 신호의 세트의 디지탈 신호를 수신하는 단계와,
    상기 유한한 갯수의 다음 단계의 각각에 대해 상기 누적된 코스트 값을 갱신하는 단계와,
    상기 전술한 단계는 상기 하드 디코드된 출력의 소프트 심볼 디코드가 종료될 때까지 반복되는 단계를 더 포함하는 소프트 심볼 디코딩 방법.
  7. 제 6 항에 있어서,
    분기 거리의 계산 단계는 디지탈 신호 처리 프로세서에 의해 수행되며, 상기 유한한 갯수의 다음 상태 각각에 대한 상기 누적된 코스트 값의 갱신 단계는 에러 정정 코프로세서에 의해 수행되는 소프트 심볼 디코딩 방법.
  8. 제 6 항에 있어서,
    누적된 코스트 값을 갖는 단계들의 상기 유한한 갯수를 갱신하는 단계는,
    두 개의 순차적인 시점의 상태 사이의 각각의 가능한 전이에 대한 분기 거리를 계산하는 단계와,
    상기 분기 거리를 이전 시점에서 상기 누적된 코스트 값에 부가하는 단계와,
    상기 나중 시점에서 상기 유한한 갯수의 상태들의 각 상태에 대해 최소 에러를 나타내는 분기에 대응하는 누적된 코스트 값을 선택하는 단계를 포함하는 소프트 심볼 디코딩 방법.
  9. 수신된 디지탈 신호의 세트를 소프트 심볼 디코딩하기 위한 회로에 있어서,
    하드 비트 디코드된 출력을 위해 상기 디지탈 신호의 세트에 대한 제 1 단계 비터비 동작을 수행하기 위한 비터비 디코더와,
    소프트 심볼 디코드된 출력을 위해 상기 디지탈 신호의 세트에 대한 제 2 단계 비터비 동작을 위해 설계된 비터비 디코더를 포함하는 소프트 심볼 디코딩 회로.
  10. 제 9 항에 있어서,
    집적 회로로 제작되는 소프트 심볼 디코딩 회로.
  11. 제 9 항에 있어서,
    상기 디지탈 신호들의 세트는 1개 이상의 콘볼루션 인코더 코드 비율로 전송되는 소프트 심볼 디코딩 회로.
  12. 제 9 항에 있어서,
    제 1 단계 비터비 동작을 수행하기 상기 비터비 디코더와 제 2 단계 비터비 동작을 위해 설계된 비터비 디코더는 1개 이상의 분기 거리 체계를 포함하는 소프트 심볼 디코딩 회로.
  13. 제 9 항에 있어서,
    각각의 상기 디지탈 신호는 원시 신호를 나타내는 유한한 갯수의 상태들중 한 개의 상태에 대응하며, 제 1 단계 비터비 동작을 수행하기 위한 비터비 디코더는,
    이산 시점에서, 상기 디지탈 신호의 세트의 각 디지탈 신호를 수신하기 위한 수신기와,
    상기 시점의 각각에서, 상기 유한한 갯수의 상태들중 현재 상태로부터 다음 상태로의 모든 가능한 전이를 매핑하기 위한 수단과,
    상기 다음 상태의 각각에 대한 누적된 코스트 값을 계산하기 위한 컴퓨터 프로세서와,
    소프트 심볼 디코딩에 대한 디지탈 신호의 세트중의 제 1 디지탈 신호를 수신하기 이전의 한 시점에서 각각의 다음 상태에 대한 상기 누적된 코스트를 누적된 코스트값의 초기화 세트로서 저장하기 위한 데이터 저장 수단을 더 포함하는 소프트 심볼 디코딩 회로.
  14. 제 12 항에 있어서,
    제 2 단계 비터비 동작을 위해 설계된 비터비 디코더는 누적된 코스트 값의 초기화 세트로 비터비 디코더를 초기화하기 위한 수단을 포함하는 소프트 심볼 디코딩 회로.
  15. 제 13 항에 있어서,
    제 2 단계 비터비 동작을 위해 설계된 비터비 디코더는,
    상기 제 1 단계 비터비 동작의 상기 하드 디코드된 출력을 수신하기 위한 수신기와,
    각각의 시점에서, 상기 하드 디코드된 출력으로부터 가능성이 최대인 다음 상태를 결정하기 위한 수단과,
    각각의 시점에서, 상기 가능성이 최대인 다음 상태를 초래하는 두 개의 분기를 식별하기 위한 수단과,
    상기 가능성이 최대인 다음 상태를 초래하는 상기 분기의 각각에 대한 분기 거리를 계산하며, 상기 가능성이 최대인 다음 상태를 초래하는 상기 상태의 상기 누적된 코스트 값을 갱신하고, 상기 갱신된 누적된 코스트 값 사이의 절대값 차이를 계산하기 위한 1개 이상의 컴퓨터 프로세서들과,
    상기 시점에서 대응하는 상기 제 1 패스 비터비 동작의 상기 하드 디코드된 출력을 위해 상기 절대값의 누적된 코스트 차이를 소프트 심볼내로 코딩하기 위한 수단과,
    상기 유한한 갯수의 다음 상태의 각각에 대한 상기 누적된 코스트 값을 갱신하기 위한 수단과,
    상기 하드 디코드된 출력의 소프트 심볼 디코딩이 종료될 때까지 상기 전술한 단계들을 반복하기 위한 수단을 더 포함하는 소프트 심볼 디코딩 회로.
  16. 제 14 항에 있어서,
    분기 거리를 계산하기 위한 상기 컴퓨터 프로세서는 디지탈 신호 처리 프로세서이며, 상기 유한한 갯수의 다음 상태의 각각에 대한 상기 누적된 코스트 값을 갱신하기 위한 상기 수단은 에러 정정 코프로세서인 소프트 심볼 디코딩 회로.
  17. 제 14 항에 있어서,
    누적된 코스트 값으로 상기 유한한 갯수의 상태를 갱신하기 위한 수단은,
    두 개의 연속적인 시점에서, 상태 사이의 각각의 가능한 전이를 위한 분기 거리를 계산하며, 상기 분기 거리를 이전 시점에서 상기 누적된 코스트 값에 더하고, 상기 나중 시점에서 유한한 갯수의 상태의 각각의 상태에 대한 최소 에러를 나타내는 분기에 대응하는 누적된 코스트 값을 선택하기 위한 1개 이상의 컴퓨터 프로세서를 포함하는 소프트 심볼 디코딩 회로.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7301541B2 (en) 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
DE59810958D1 (de) 1997-06-13 2004-04-15 Siemens Ag Quellengesteuerte kanaldecodierung durch verwendung der intra-rahmen-korrelation
US6009128A (en) * 1997-09-08 1999-12-28 Lucent Technologies, Inc. Metric acceleration on dual MAC processor
US6029267A (en) * 1997-11-25 2000-02-22 Lucent Technologies Inc. Single-cycle, soft decision, compare-select operation using dual-add processor
US6850563B1 (en) * 1998-06-19 2005-02-01 Netwave Communications Data slicer for combined trellis decoding and equalization
US7932911B2 (en) 1998-08-24 2011-04-26 Microunity Systems Engineering, Inc. Processor for executing switch and translate instructions requiring wide operands
ATE557342T1 (de) 1998-08-24 2012-05-15 Microunity Systems Eng Prozessor und verfahren zur matrixmultiplikation mit einem breiten operand
ATE270795T1 (de) 1998-09-28 2004-07-15 Comtech Telecomm Corp Turbo produktkode decodierer
US6381726B1 (en) * 1999-01-04 2002-04-30 Maxtor Corporation Architecture for soft decision decoding of linear block error correcting codes
US6760438B1 (en) 1999-07-01 2004-07-06 Nortel Networks Limited System and method for Viterbi decoding on encrypted data
US7356752B2 (en) * 2000-03-14 2008-04-08 Comtech Telecommunications Corp. Enhanced turbo product codes
EP1281241A2 (en) * 2000-04-04 2003-02-05 Advanced Hardware Architectures, Inc Enhanced turbo product code decoder system
CN1529945A (zh) * 2000-10-24 2004-09-15 因芬尼昂技术股份公司 译码物理信号序列之方法与装置、可靠性决定单元及维特比译码单元
US7020185B1 (en) 2000-11-28 2006-03-28 Lucent Technologies Inc. Method and apparatus for determining channel conditions in a communication system
US6708308B2 (en) 2001-01-10 2004-03-16 International Business Machines Corporation Soft output viterbi algorithm (SOVA) with error filters
US20030033570A1 (en) * 2001-05-09 2003-02-13 Khannanov Roman R. Method and apparatus for encoding and decoding low density parity check codes and low density turbo product codes
US7043682B1 (en) 2002-02-05 2006-05-09 Arc International Method and apparatus for implementing decode operations in a data processor
US7145968B2 (en) * 2002-05-13 2006-12-05 Mediatek Inc. Viterbi decoder of partial response maximum likelihood channel
US7017126B2 (en) * 2002-05-29 2006-03-21 Lsi Logic Corporation Metacores: design and optimization techniques
US7418049B2 (en) * 2002-06-03 2008-08-26 Vixs Systems Inc. Method and apparatus for decoding baseband orthogonal frequency division multiplex signals
CN100399706C (zh) * 2002-08-14 2008-07-02 联发科技股份有限公司 部分响应最大可能性信道的维特比译码器
US7467359B2 (en) * 2002-11-26 2008-12-16 Lsi Corporation Decoder using a memory for storing state metrics implementing a decoder trellis
US7623597B2 (en) * 2006-08-28 2009-11-24 Motorola, Inc. Block codeword decoder with confidence indicator
TWM405428U (en) 2010-12-09 2011-06-11 59Clean Technology Co Ltd Semiconductor conveyor belt structure
US9785565B2 (en) 2014-06-30 2017-10-10 Microunity Systems Engineering, Inc. System and methods for expandably wide processor instructions

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3910739C3 (de) * 1989-04-03 1996-11-21 Deutsche Forsch Luft Raumfahrt Verfahren zum Verallgemeinern des Viterbi-Algorithmus und Einrichtungen zur Durchführung des Verfahrens
SE465697B (sv) * 1989-09-19 1991-10-14 Ericsson Telefon Ab L M Saett att i ett digitalt radiooeverfoeringssystem foer oeverfoering av signaler mellan en saendande och en mottagande radiostation alstra godhetstal foer hos den mottagande radiostationen erhaallna binaera siffror
FR2675968B1 (fr) * 1991-04-23 1994-02-04 France Telecom Procede de decodage d'un code convolutif a maximum de vraisemblance et ponderation des decisions, et decodeur correspondant.
JPH065016A (ja) * 1992-06-18 1994-01-14 Canon Inc データ検出装置
US5537444A (en) * 1993-01-14 1996-07-16 At&T Corp. Extended list output and soft symbol output viterbi algorithms
US5414738A (en) * 1993-11-09 1995-05-09 Motorola, Inc. Maximum likelihood paths comparison decoder
US5465275A (en) * 1993-11-16 1995-11-07 At&T Ipm Corp. Efficient utilization of present state/next state registers
US5432804A (en) * 1993-11-16 1995-07-11 At&T Corp. Digital processor and viterbi decoder having shared memory
US5454014A (en) * 1993-11-16 1995-09-26 At&T Corp. Digital signal processor
US5550870A (en) * 1994-03-02 1996-08-27 Lucent Technologies Inc. Viterbi processor
US5471500A (en) * 1994-03-08 1995-11-28 At&T Ipm Corp. Soft symbol decoding

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TW316348B (en) 1997-09-21
KR970072838A (ko) 1997-11-07
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JPH1070471A (ja) 1998-03-10
US5802116A (en) 1998-09-01

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