KR100226723B1 - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor device Download PDFInfo
- Publication number
- KR100226723B1 KR100226723B1 KR1019960064564A KR19960064564A KR100226723B1 KR 100226723 B1 KR100226723 B1 KR 100226723B1 KR 1019960064564 A KR1019960064564 A KR 1019960064564A KR 19960064564 A KR19960064564 A KR 19960064564A KR 100226723 B1 KR100226723 B1 KR 100226723B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- region
- conductive layer
- film
- oxide film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자의 캐패시터에 관한 것으로 특히, 캐패시턴스(Capacitance)를 증대시키도록 한 반도체 소자의 캐패시터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to capacitors in semiconductor devices, and more particularly, to a method of manufacturing capacitors in semiconductor devices to increase capacitance.
이와 같은 본 발명에 의한 반도체 소자의 캐패시터의 제조방법은 활성영역과 필드영역으로 정의된 기판을 준비하는 공정과, 상기 기판의 필드영역에 필드 산화막을 형성하는 공정과, 상기 필드 산화막과 활성영역상에 게이트 절연막 및 게이트 전극 그리고 캡 산화막을 차례로 형성하는 공정과, 상기 게이트 전극을 포함한 전면에 제 1절연막을 형성하는 공정과, 상기 게이트 전극 양측의 기판내에 LDD영역을 형성하는 공정과, 상기 제 1절연막상에 제 2절연막 및 제 1도전층을 형성하고 상기 LDD 영역의 표면이 노출되도록 노드 콘텍홀을 형성하는 공정과, 상기 LDD 영역과 연결되는 소오스/드레인 불순물 확산영역을 형성하는 공정과, 상기 소오스/드레인 불순물 확산영역을 포함한 전면에 제 2도전층을 형성하는 공정과, 상기 제 1절연막의 표면이 노출되도록 상기 제 2도전층, 제 1도전층, 제 2절연막을 선택적으로 제거하는 공정과, 상기 제 2절연막을 핫 인산처리하여 제거하는 공정과, 상기 제 1, 제 2도전층을 포함한 전면에 유전체막 및 제 3도전층을 형성하는 공정을 포함하여 형성함에 그 특징이 있다.Such a method for manufacturing a capacitor of a semiconductor device according to the present invention comprises the steps of preparing a substrate defined by an active region and a field region, forming a field oxide film in the field region of the substrate, and on the field oxide film and the active region Forming a gate insulating film, a gate electrode and a cap oxide film in order, forming a first insulating film on the entire surface including the gate electrode, forming an LDD region in the substrate on both sides of the gate electrode, and the first step. Forming a second insulating film and a first conductive layer on the insulating film, and forming a node contact hole so that the surface of the LDD region is exposed; forming a source / drain impurity diffusion region connected to the LDD region; Forming a second conductive layer on the entire surface including the source / drain impurity diffusion region; and exposing the surface of the first insulating layer. Selectively removing the second conductive layer, the first conductive layer, and the second insulating layer; and removing the second insulating layer by hot phosphoric acid treatment; and removing the second conductive layer from the first and second conductive layers. It is characterized by the formation including the step of forming the film and the third conductive layer.
Description
본 발명은 반도체 소자의 캐패시터에 관한 것으로 특히, 캐패시턴스(Capacitance)를 증가시키도록 한 반도체 소자의 캐패시터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to capacitors in semiconductor devices, and more particularly, to a method of manufacturing capacitors in semiconductor devices to increase capacitance.
이하, 첨부된 도면을 참조하여 종래 기술의 반도체 소자의 캐패시터의 제조방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of a capacitor of a semiconductor device of the prior art will be described with reference to the accompanying drawings.
도1a - 도1e는 종래 기술의 반도체 소자의 캐패시터의 제조방법을 나타낸 공정단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device of the prior art.
먼저, 도1a에 도시된 바와같이 필드영역과 활성영역으로 정의된 반도체 기판(11)의 필드 영역에 필드 산화막(12)을 형성하고, 상기 필드 산화막(12)을 포함한 전면에 게이트 절연막(13), 게이트 전극용 폴리 실리콘 및 캡 산화막(15)을 차례로 형성한다.First, as shown in FIG. 1A, a field oxide film 12 is formed in a field region of a semiconductor substrate 11 defined as a field region and an active region, and the gate insulating layer 13 is formed on the entire surface including the field oxide layer 12. The polysilicon for the gate electrode and the cap oxide film 15 are sequentially formed.
그리고 상기 캡 산화막(15)상에 제 1감광막(도시하지 않음)을 도포한 후, 사진석판술(Photolithography) 및 식각공정을 통해 불필요한 부분의 캡 산화막(15), 게이트 폴리 실리콘층, 게이트 절연막(13)을 선택적으로 제거하여 상기 필드 산화막(12)과 활성영역의 반도체 기판(11)상에 일정한 간격으로 다수개의 게이트 전극(14)을 형성한다After the first photoresist film (not shown) is applied on the cap oxide film 15, the cap oxide film 15, the gate polysilicon layer, and the gate insulating film of the unnecessary portion are subjected to photolithography and etching processes. 13 is selectively removed to form a plurality of gate electrodes 14 at regular intervals on the field oxide film 12 and the semiconductor substrate 11 in the active region.
그리고 상기 다수개의 게이트 전극(14)을 마스크로 이용하여 활성영역의 반도체 기판(11)에 저농도 불순물 이온주입에 의한 LDD(Lightly Doped Drain)영역을 형성한다.A lightly doped drain (LDD) region is formed on the semiconductor substrate 11 of the active region by implanting low concentration impurity ions using the plurality of gate electrodes 14 as a mask.
이어 상기 게이트 전극(14)을 포함한 전면에 측벽 스페이서(Space)용 절연막을 증착하고, 에치백(Etch Back) 공정을 실시하여 상기 게이트 전극(14)의 양측면에 측벽 스페이서(16)를 형성한다.Next, an insulating film for sidewall spacers is deposited on the entire surface including the gate electrode 14, and an etch back process is performed to form sidewall spacers 16 on both sides of the gate electrode 14.
그리고 상기 게이트 전극(14) 및 측벽 스페이서(16)를 마스크로 하여 활성영역의 반도체 기판(11)에 고농도 불순물 이온주입에 의한 LDD(Lightiy Doped Drain) 구조를 갖는 불순물 확산영역(17)을 형성한다.In addition, the impurity diffusion region 17 having the LDD (Lightiy Doped Drain) structure is formed on the semiconductor substrate 11 of the active region by using the gate electrode 14 and the sidewall spacer 16 as a mask. .
도1b에 도시된 바와같이 상기 게이트 전극(14)을 포함한 전면에 제 1산화막(18),질화막(19), 제 2산화막(20)을 차례로 형성한다.As shown in FIG. 1B, the first oxide film 18, the nitride film 19, and the second oxide film 20 are sequentially formed on the entire surface including the gate electrode 14.
이어, 상기 제 2산화막(20)상에 제 2감광막(21)을 도포한 후, 노광 및 현상공정으로 패터닝(Patterning)한다.Subsequently, the second photoresist film 21 is coated on the second oxide film 20, and then patterned by exposure and development processes.
그리고 상기 패터닝된 제 2감광막(21)을 마스크로 하여 상기 소오스/드레인 불순물 확산영역(17)의 표면이 노출되도록 상기 제 2산화막(20), 질화막(19), 제 1산화막(18)을 차례로 선택적으로 제거하여 노드 콘택홀(Node Contact Hole)(22)을 형성한다.The second oxide film 20, the nitride film 19, and the first oxide film 18 are sequentially formed so that the surface of the source / drain impurity diffusion region 17 is exposed using the patterned second photoresist film 21 as a mask. It is selectively removed to form a node contact hole 22.
도1c에 도시된 바와같이 상기 제 2감광막(21)을 제거하고, 상기 노드 콘택홀(22)을 포함한 전면에 제 1폴리 실리콘(23)을 형성한다.As shown in FIG. 1C, the second photoresist layer 21 is removed, and the first polysilicon 23 is formed on the entire surface including the node contact hole 22.
이어, 상기 제 1폴리 실리콘(23)상에 제 3감광막(24)을 도포한 후, 노광 및 현상공정으로 패터닝한다.Subsequently, the third photosensitive film 24 is coated on the first polysilicon 23 and then patterned by exposure and development processes.
도1d에 도시된 바와같이 상기 패터닝된 제 3감광막(24)을 마스크로 하여 상기 질화막(19)의 표면이 노출되도록 상기 제 1폴리 실리콘(23) 및 산화막(20)을 선택적으로 제거한다.As shown in FIG. 1D, the first polysilicon 23 and the oxide film 20 are selectively removed so that the surface of the nitride film 19 is exposed using the patterned third photosensitive film 24 as a mask.
도1e에 도시된 바와같이 상기 제 3감광막(24)을 제거하고, 습식식각(Wet Etch) 을 이용하여 상기 제 2산화막(20)을 제거하므로써 제 1폴리 실리콘(23)으로 스토리지 노드를 형성하고, 상기 스토리지 노드를 포함한 전면에 유전체막(25)과 플레이트 전극용 제 2폴리 실리콘(26)을 형성하여 반도체 소자의 캐패시터를 형성한다.As shown in FIG. 1E, the third photoresist layer 24 is removed, and the storage node is formed of the first polysilicon 23 by removing the second oxide layer 20 by wet etching. A dielectric film 25 and a second polysilicon 26 for plate electrodes are formed on the front surface including the storage node to form a capacitor of a semiconductor device.
그러나 상기와 같은 반도체 소자의 캐패시터의 제조방법에 있어서 다음과 같은 문제점이 있었다.However, there is a problem in the manufacturing method of the capacitor of the semiconductor device as described above.
첫째, LDD 구조를 갖는 소오스/드레인 불순물 확산영역을 형성하기 이하여 LDD영역을 형성하고, 측벽 스페이스를 형성한 후, 고농도 불순물 영역을 형성하기 때문에 공정이 복잡하다.First, since the LDD region is formed by forming a source / drain impurity diffusion region having an LDD structure, the sidewall spaces are formed, and the high concentration impurity region is formed, the process is complicated.
둘째, 습식식각으로 층간 절연막을 제거할 때 공정 콘트롤(Control)이 어렵다.Second, process control is difficult when the interlayer insulating layer is removed by wet etching.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 공정 기간의 단축 및 캐패시턴스를 증가시키는 반도체 소자의 캐패시터의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a method of manufacturing a capacitor of a semiconductor device, which shortens the process period and increases the capacitance.
제1a~1e도는 종래 기술의 반도체 소자의 캐패시터의 제조방법을 나타낸 공정단면도1A to 1E are process cross-sectional views showing a method of manufacturing a capacitor of a semiconductor device of the prior art.
제2a~2f도는 본 발명에 따른 반도체 소자의 캐패시터의 제조방법을 나타낸 공정단면도2a to 2f are cross-sectional views showing a method of manufacturing a capacitor of a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 필드 산화막31 semiconductor substrate 32 field oxide film
33 : 게이트 절연막 34 : 게이트 전극33 gate insulating film 34 gate electrode
35 : 캡 산화막 36 : 제 1산화막35 cap oxide film 36 first oxide film
37 : LDD 영역 38 : 질화막37: LDD region 38: nitride film
39 : 제 1폴리 실리콘 40 : 제 2 감광막39: first polysilicon 40: second photosensitive film
41 : 노드 콘택홀 42 : 소오스/드레인 불순물 확산영역41: node contact hole 42: source / drain impurity diffusion region
43 : 제 2폴리 실리콘 44 : 제 3 감광막43: second polysilicon 44: third photosensitive film
45 : 유전체막 46 : 제 3폴리 실리콘45 dielectric film 46 third polysilicon
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 캐패시터의 제조방법은 활성영역과 필드영역으로 정의된 기판을 준비하는 공정과, 상기 기판의 필드영역에 필드 산화막을 형성하는 공정과, 상기 필드 산화막과 활성영역상에 게이트 절연막 및 게이트 전극 그리고 캡 산화막을 차례로 형성하는 공정과, 상기 게이트 전극을 포함한 전면에 제 1절연막을 형성하는 공정과, 상기 게이트 전극 양측의 기판내에 LDD 영역을 형성하는 공정과, 상기 제 1절연막상에 제 2절연막 및 제 1도전층을 형성하고 상기 LDD 영역의 표면이 노출되도록 노드 콘택홀을 형성하는 공정과, 상기 LDD 영역과 연결되는 소오스/드레인 불순물 확산영역을 형성하는 공정과, 상기 소오스/드레인 불순물 확산영역을 포함한 전면에 제 2도전층을 형성하는 공정과,상기 제 1절연막의 표면이 노출되도록 상기 제 2도전층, 제 1도전층, 제 2절연막을 선택적으로 제거하는 공정과, 상기 제 2절연막을 핫 인산처리하여 제거하는 공정과, 상기 제 1, 제 2도전층을 포함한 전면에 유전체막 및 제 3도전층을 형성하는 공정을 포함하여 형성함에 그 특징이 있다.A method of manufacturing a capacitor of a semiconductor device according to the present invention for achieving the above object comprises the steps of preparing a substrate defined by the active region and the field region, forming a field oxide film in the field region of the substrate, Forming a gate insulating film, a gate electrode, and a cap oxide film sequentially on the field oxide film and the active region, forming a first insulating film on the entire surface including the gate electrode, and forming an LDD region in the substrate on both sides of the gate electrode. Forming a second insulating film and a first conductive layer on the first insulating film and forming a node contact hole to expose the surface of the LDD region, and a source / drain impurity diffusion region connected to the LDD region. Forming a second conductive layer on the entire surface including the source / drain impurity diffusion region; Selectively removing the second conductive layer, the first conductive layer, and the second insulating layer so that the surface of the smoke film is exposed, removing the second insulating layer by hot phosphoric acid treatment, and removing the first and second conductive layers. Including the step of forming a dielectric film and the third conductive layer on the front surface, including the characteristics thereof.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a - 도 2f는 본 발명에 따른 반도체 소자의 캐패시터의 제조방법을 나타낸 공정단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.
먼저, 도 2a에 도시된 바와같이 필드영역과 할성영역으로 정의된 반도체 기판(31)의 필드 영역에 필드 산화막(32)을 형성하고, 상기 필드 산화막(32)을 포함한 전면에 게이트 절연막(33), 게이트 전극용 폴리 실리콘 및 캡 산화막(35)을 차례로 형성한다.First, as shown in FIG. 2A, a field oxide film 32 is formed in a field region of a semiconductor substrate 31 defined as a field region and a split region, and the gate insulating layer 33 is formed on the entire surface including the field oxide layer 32. The polysilicon for the gate electrode and the cap oxide film 35 are sequentially formed.
그리고 상기 캡 산화막(35)상에 제 1감광막(도시하지 않음)을 도포한 후, 사진석판술(Photolithography) 및 식각공정을 통해 불필요한 부분의 캡 산화막(35), 게이트 폴리 실리콘층, 게이트 절연막(33)을 선택적으로 제거하여 상기 필드 산화막(32)과 활성영역의 반도체 기판(31)상에 일정한 간격으로 다수개의 게이트 전극을 형성한다.After the first photoresist film (not shown) is applied on the cap oxide film 35, the cap oxide film 35, the gate polysilicon layer, and the gate insulating film of the unnecessary portion are subjected to photolithography and etching processes. 33 is selectively removed to form a plurality of gate electrodes at regular intervals on the field oxide film 32 and the semiconductor substrate 31 in the active region.
그리고 상기 다수개의 게이트 전극(34)을 포함한 전면에 제 1산화막(36)을 형성한다. 이어, 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(34) 양측의 상기 반도체 기판(31)에 LDD(Lightiy Dopped Drain)영역(37)을 형성한다.A first oxide film 36 is formed on the entire surface including the plurality of gate electrodes 34. Subsequently, lightly doped drain (LDD) regions 37 are formed in the semiconductor substrate 31 on both sides of the gate electrode 34 by implanting low concentration impurity ions onto the entire surface.
도2b에 도시된 바와같이 상기 제 1산화막(36)상에 질화막(38) 및 제 1폴리 실리콘(39)를 차례로 형성한다.As shown in FIG. 2B, a nitride film 38 and a first polysilicon 39 are sequentially formed on the first oxide film 36.
이어, 상기 제 1폴리 실리콘(39)상에 제 2감광막(40)을 도포한 후, 노광 및 현상공정으로 패터닝(Patterning)한다.Subsequently, the second photoresist film 40 is coated on the first polysilicon 39, and then patterned by exposure and development processes.
도2c에 도시된 바와같이 상기 패터닝된 제 2감광막(40)을 마스크로 하여 상기 LDD 영역(37)의 표면이 노출되도록 상기 제 1폴리 실리콘(39) 및 질화막(38) 그리고 제 1산화막(36)을 선택적으로 제거하여 노드 콘택홀(41)을 형성한다.As shown in FIG. 2C, the first polysilicon layer 39 and the nitride layer 38 and the first oxide layer 36 are exposed to expose the surface of the LDD region 37 using the patterned second photoresist layer 40 as a mask. ) Is selectively removed to form the node contact hole 41.
이어, 상기 노드 콘택홀(41)내에 고농도 불순물 이온을 주입하고 어닐공정을 실시하여 상기 LDD 영역(37)과 연결되는 소오스/드레인 불순물 확산영역(42)을 형성한다.Subsequently, a high concentration of impurity ions are implanted into the node contact hole 41 and an annealing process is performed to form a source / drain impurity diffusion region 42 connected to the LDD region 37.
도2d에 도시된 바와같이 상기 제 2감광막(40)을 제거하고, 상기 소오스/드레인 불순물 확산영역(42)을 포함한 전면에 제 2폴리 실리콘(43)을 형성한다.As shown in FIG. 2D, the second photoresist film 40 is removed and a second polysilicon 43 is formed on the entire surface including the source / drain impurity diffusion region 42.
이어, 상기 제 2폴리 실리콘(43)상에 제 3감광막(44)을 도포한 후, 노광 및 현상공정으로 패터닝힌다.Subsequently, the third photosensitive film 44 is coated on the second polysilicon 43 and then patterned by exposure and development processes.
그리고 상기 패터닝된 제 3감광막(44)을 마스크로 하여 상기 제 1산화막(36)의 표면이 노출되도록 상기 제 2폴리 실리콘(43) 및 제 1폴리 실리콘(39)과 질화막(38)을 선택적으로 제거한다.The second polysilicon 43, the first polysilicon 39, and the nitride layer 38 may be selectively exposed to expose the surface of the first oxide layer 36 using the patterned third photoresist layer 44 as a mask. Remove
도2e에 도시된 바와같이 상기 제 3감광막(44)을 제거한 후, 핫(Hot) 인산(H₃PO₄)처리하여 상기질화막(38)을 제거한다.As shown in FIG. 2E, the third photoresist film 44 is removed, and then the nitride film 38 is removed by hot phosphoric acid (H 3 PO₄) treatment.
이때, 상기 제 1, 제 2폴리 실리콘(39,43)의 표면이 거칠게 된다.At this time, the surfaces of the first and second polysilicon (39, 43) is rough.
도2f에 도시된 바와같이 상기 제 1, 제 2폴리 실리콘(39,43)을 포함한 전면에 유전체막(45)과 제 3폴리 실리콘(46)을 형성하므로써 반도체 소자의 캐패시터를 형성한다.As shown in FIG. 2F, a capacitor of the semiconductor device is formed by forming the dielectric film 45 and the third polysilicon 46 on the entire surface including the first and second polysilicon 39,43.
여기서 상기 제 1, 제 2폴리 실리콘(39,43)은 스토리지 노드이고, 제 3폴리 실리콘(46)은 플레이트 전극이다.Wherein the first and second polysilicon (39, 43) is a storage node, the third polysilicon 46 is a plate electrode.
이상에서 설명한 바와같이 본 발명에 따른 반도체 소자의 캐패시터의 제조방법에 있어서 다음과 같은 효과가 있다.As described above, the manufacturing method of the capacitor of the semiconductor device according to the present invention has the following effects.
첫째, LDD 구조를 갖는 소오스/드레인 불순물 확산영역을 형성하기 위한 측벽 스페이서 공정이 생략되므로 공정이 간소하고, 생산기간의 단축 및 생산원가를 절감한다.First, since the sidewall spacer process for forming the source / drain impurity diffusion region having the LDD structure is omitted, the process is simple, shortening the production period and reducing the production cost.
둘째, 핫 인산 처리하여 스트리지 노드용 폴리 실리콘의 표면을 거칠에 형성하므로써 하부전극의 표면적을 넓혀 캐패시턴스를 향상시킨다.Second, by forming the surface of the polysilicon for the strip node roughly by hot phosphoric acid treatment to increase the surface area of the lower electrode to improve the capacitance.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960064564A KR100226723B1 (en) | 1996-12-12 | 1996-12-12 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960064564A KR100226723B1 (en) | 1996-12-12 | 1996-12-12 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980046266A KR19980046266A (en) | 1998-09-15 |
| KR100226723B1 true KR100226723B1 (en) | 1999-10-15 |
Family
ID=19487357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960064564A KR100226723B1 (en) | 1996-12-12 | 1996-12-12 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100226723B1 (en) |
-
1996
- 1996-12-12 KR KR1019960064564A patent/KR100226723B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980046266A (en) | 1998-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100192521B1 (en) | Method of manufacturing semiconductor device | |
| KR960011664B1 (en) | Capacitor manufacturing method of semiconductor device | |
| KR100226723B1 (en) | Manufacture of semiconductor device | |
| KR100399893B1 (en) | Method for fabricating analog device | |
| KR0136929B1 (en) | Manufacture method of semiconductor device | |
| KR20050069437A (en) | Method for fabricating static random access memory device | |
| KR100284071B1 (en) | Contact manufacturing method of semiconductor device | |
| KR100587595B1 (en) | Method for fabricating semiconductor device | |
| KR100215871B1 (en) | Method for fabricating semiconductor device | |
| KR0166888B1 (en) | Thin film transistor & its making method | |
| KR0136928B1 (en) | Manufacture of semiconductor | |
| KR100215894B1 (en) | Capacitor of semiconductor device fabrication method | |
| KR930009587B1 (en) | Method for manufacturing a semiconductor device | |
| KR100215893B1 (en) | Capacitor of semiconductor device fabrication method | |
| KR100239452B1 (en) | Method for manufacturing semiconductor device | |
| KR100215895B1 (en) | Capacitor of semiconductor device fabrication method | |
| KR100364794B1 (en) | Method for fabricating of semiconductor device | |
| KR19980037651A (en) | Pad of semiconductor memory device and manufacturing method thereof | |
| KR0156170B1 (en) | Capacitor manufacturing method of semiconductor device | |
| KR100192398B1 (en) | Capacitor fabrication method of semiconductor device | |
| KR100236073B1 (en) | Method of manufacturing semiconductor device | |
| KR100236049B1 (en) | Bipolar transistor and method of manufacturing the same | |
| KR100370120B1 (en) | Method for forming contact | |
| KR100290876B1 (en) | Method for fabricating semiconductor device | |
| KR0156169B1 (en) | Method of manufacturing semiconductor memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070622 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |