KR0156170B1 - Capacitor manufacturing method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자 제조방법에 관한 것으로 특히 커패시터 용량을 충분히 확보하여 고집적 디램(DRAM) 메모리 소자 제조에 적당하도록 한 반도체 소자의 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device in which a capacitor capacity is sufficiently secured to be suitable for manufacturing a highly integrated DRAM memory device.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 커패시터 제조방법은 필드산화막이 형성된 반도체 기판에 게이트 전극을 형성하고 상기 게이트 전극 양측 기판에 소오스/드레인 불순물영역을 형성하는 제1공정과, 상기 게이트 및 소오스/드레인 불순물영역이 형성된 기판 전면에 제1절연막, 제2절연막, 제3절연막을 선택적 습식 및 건식 식각으로 제거하여 소오스 불순물영역을 노출시킴과 동시에 상기 노출된 소오스 불순물영역 표면을 요철모양으로 패터닝하는 제3공정과, 상기 전면에 제1스토리지 노드 폴리실리콘을 증착하고 상기 소오스 불순물영역 상측 커패시터 형성영역의 제1스토리지 노드 폴리실리콘상에 제4절연막을 형성하는 제4공정과, 상기 제4절연막이 형성된 기판 전면에 제2스토리지 노드 폴리실리콘을 증착하고 상기 제4절연막의 측면 및 하부에만 남도록 상기 제1, 제2 스토리지 노드 폴리실리콘을 선택적으로 제거하여 커패시터의 스토리지 노드를 패터닝하는 제5공정과 상기 제4, 제3, 제2절연막을 제거함과 동시에 상기 스토리지 노드 표면에 요철을 형성하는 제6공정과, 상기 표면 부위에 요철을 갖는 스토리지 노드가 형성된 기판 전면에 유전체 및 플레이트 전극을 형성하는 제7공정을 포함하여 이루어짐을 특징으로 한다.The capacitor manufacturing method of the semiconductor device of the present invention for achieving the above object is a first step of forming a gate electrode on the semiconductor substrate on which the field oxide film is formed and the source / drain impurity regions on the substrate on both sides of the gate electrode; The first insulating film, the second insulating film, and the third insulating film are removed on the entire surface of the substrate where the gate and the source / drain impurity regions are formed by selective wet and dry etching to expose the source impurity regions and at the same time, the surface of the exposed source impurity regions is uneven. And a fourth step of depositing a first storage node polysilicon on the front surface and forming a fourth insulating film on the first storage node polysilicon of the capacitor formation region above the source impurity region. The second storage node polysilicon is deposited on the entire surface of the substrate on which the insulating film is formed. Selectively removing the first and second storage node polysilicon so as to remain only at the side and the bottom of the smoke screen, and patterning the storage node of the capacitor; and removing the fourth, third, and second insulating layers, simultaneously with the storage node. And a seventh step of forming an unevenness on the surface, and a seventh step of forming a dielectric and a plate electrode on the front surface of the substrate on which the storage node having the unevenness is formed on the surface portion.
Description
제1도는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도.1 is a process cross-sectional view showing a method of manufacturing a capacitor of a conventional semiconductor device.
제2도는 본 발명의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도.Figure 2 is a process cross-sectional view showing a capacitor manufacturing method of a semiconductor device of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21 : 반도체기판 22 : 필드산화막21 semiconductor substrate 22 field oxide film
23 : 버퍼산화막 24 : 게이트산화막23: buffer oxide film 24: gate oxide film
25 : 게이트 폴리실리콘 26 : 제1저압산화막25 gate polysilicon 26 first low pressure oxide film
27 : 절연막측벽 28 : 제3저압산하막27: insulating film side wall 28: third low pressure acid film
29 : 질화막 30 : 제4저압산화막29: nitride film 30: fourth low pressure oxide film
31 : 감광막 32 : 제1스토리지노드 폴리실리콘31: photosensitive film 32: first storage node polysilicon
33 : 평탄화산화막 34 : 제2스토리지노드 폴리실리콘33: planarization oxide film 34: second storage node polysilicon
34' : 제2스토리지노드 폴리실리콘측벽34 ': Second storage node polysilicon sidewall
35 : 유전체막 36 : 플레이트노드35 dielectric film 36 plate node
본 발명은 반도체 소자 제조방법에 관한 것으로 특히 커패시터 용량을 충분히 확보하여 고집적 디램(DRAM)메모리 소자 제조에 적당하도록 한 반도체 소자의 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device in which a capacitor capacity is sufficiently secured to be suitable for manufacturing a highly integrated DRAM (DRAM) memory device.
이하 첨부된 도면을 참조하여 종래의 반도체 소자의 커패시터 제조방법을 설명하면 다음과 같다.Hereinafter, a capacitor manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.
제1도는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도이다.1 is a process sectional view showing a conventional capacitor manufacturing method of a semiconductor device.
종래의 반도체 소자의 커패시터 제조방법은 제1도(a)와 같이 반도체기판(1)상에 활성영역과 필드영역을 정의하여 필드영역에 필드산화막(2)을 형성한 후 활성영역에 이온 주입시 격자손상을 방지할 수 있을 정도의 두께로 버퍼산화막(3)을 성장시키고, 문턱전압조절용 이온주입을 실시한다.In the conventional method of manufacturing a capacitor of a semiconductor device, as shown in FIG. 1A, an active region and a field region are defined on a semiconductor substrate 1 to form a field oxide film 2 in the field region, and then ion implantation into the active region. The buffer oxide film 3 is grown to a thickness sufficient to prevent lattice damage, and ion implantation for threshold voltage adjustment is performed.
제1도(b)와 같이 상기 버퍼산화막(3)을 제거한 후 활성영역에 게이트산화막(4)을 O₂분위기에서 성장시키고 전면에 게이트 폴리실리콘(5)과, 제1저압산하막(6)을 증착하고 그위에 감광막(도시되지 않음)을 도포한 후 노광 및 현상공정(포토작업)으로 게이트라인을 정의하는 감광막패턴을 형성한다.After removing the buffer oxide film 3 as shown in FIG. 1 (b), the gate oxide film 4 is grown in an O 2 atmosphere in an active region, and the gate polysilicon 5 and the first low pressure drop film 6 are formed on the entire surface. After depositing and applying a photosensitive film (not shown) thereon, a photosensitive film pattern defining a gate line is formed by an exposure and development process (photo work).
또한 식각공정을 이용해서 불필요한 부분의 제1저압산화막(6), 게이트 폴리실리콘(5)을 선택적으로 제거하여 게이트라인을 형성한 뒤 핫 캐리어(Hot carrier)효과를 방지하기 위해서 게이트산화막(4)상에 저농도 N형 불순물 이온주입을 실시하여 저농도 N형 소오스 및 드레인영역을 형성하고, 상기 기판의 전면에 제2저압산화막(도시되지 않음)을 증착하여 상기 게이트산화막(4)이 약간 오버 에칭(over etching)되도록 제2저압산화막을 에치 백(etch back)하여 게이트측벽(7)을 형성한 다음, 고농도 N형 불순물 이온주입을 실시하여 고농도 N형 소오스 및 드레인영역을 형성하여 소오스 및 드레인 영역내에 N+층을 형성한다.In addition, the gate oxide layer 4 may be formed by selectively removing unnecessary portions of the first low pressure oxide layer 6 and the gate polysilicon 5 using an etching process to form a gate line, and then to prevent a hot carrier effect. Low concentration N-type impurity ion implantation is performed on the substrate to form a low concentration N-type source and drain region, and a second low pressure oxide film (not shown) is deposited on the entire surface of the substrate to slightly overetch the gate oxide film 4. the second low pressure oxide film is etched back to form a gate sidewall 7, and then a high concentration N-type impurity ion implantation is formed to form a high concentration N-type source and drain region. Form an N + layer.
제1도(c)와 같이 다시 전면에 제3저압산화막(8)을 형성한 후, 감광막(도시되지 않음)을 이용한 사진 식각공정에 의해 소오스 접촉면을 노출시키는 접촉홀이 형성되도록 제3저압산화막(8)과 게이트 산화막(4)을 제거하고 커패시터의 스토리지노드(storage node)(9)용 폴리실리콘을 증착한다.After forming the third low pressure oxide film 8 on the front surface again as shown in FIG. 1 (c), the third low pressure oxide film is formed such that a contact hole for exposing the source contact surface is formed by a photolithography process using a photosensitive film (not shown). (8) and the gate oxide film 4 are removed and polysilicon for the storage node 9 of the capacitor is deposited.
제1도(d)와 같이 감광막(도시되지 않음)으로 커패시터의 스토리지노드(9)부분을 패터닝한 후 불필요한 부분의 폴리실리콘과 함께 게이트라인간의 드레인영역에 있는 제3저압산화막(8)이 약간 오버 에칭(over etching)되도록 식각하여 커패시터의 스토리지노드(9)를 형성하고, 또한 전면에 커패시터의 유전체막(10)과 플레이터폴리(11)를 차례로 증작하고, 커패서터영역을 정의하여 불필요한 부분의 유전체막(10)과 플레이터폴리(11)를 제거하여 커패시터를 제조하는 공정으로 진행한다.After patterning the storage node 9 portion of the capacitor with a photoresist film (not shown) as shown in FIG. 1 (d), the third low pressure oxide film 8 in the drain region between the gate lines with the polysilicon of the unnecessary portion is slightly It is etched so as to be over etched to form the storage node 9 of the capacitor, and further the dielectric film 10 and the platelet poly 11 of the capacitor are sequentially added to the front surface, and the capacitor region is defined by unnecessary. The process of manufacturing a capacitor is performed by removing the dielectric film 10 and the platelet poly 11 of the portion.
상기와 같은 종래의 반도체 소자의 커패시터 제조방법은 노드면적이 작기 때문에 디바이스(Device)동작을 위한 커패시턴스를 충분히 확보하기 위해서는 메모리셀(cell)의 사이즈(size)가 커야 하므로 고집적 메모리 디바이스(Device)에는 부적합한 문제점이 있었다.Since the capacitor manufacturing method of the conventional semiconductor device as described above has a small node area, in order to secure sufficient capacitance for device operation, the size of the memory cell must be large. There was an inadequate problem.
본 발명은 상기과 같은 문제점을 해결하기 위해 안출한 것으로, 특히 커패시터 용량을 충분히 확보하여 고집적 디램(DRAM) 메모리 소자 제조에 적당하도록 한 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device, which is particularly suitable for manufacturing a highly integrated DRAM (DRAM) memory device by ensuring a sufficient capacitor capacity.
상기과 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 커패시터 제조방법은 필드산화막이 형성된 반도체 기판에 게이트전극을 형성하고 상기 게이트 전극 양측기판에 소오스/드레인 불순물영역을 형성하는 제1공정과, 상기 게이트 및 소오스/드레인 불순물영역이 형성된 기판 전면에 제1절연막, 제2절연막, 제3절연막을 차례로 형성하는 제2공정과, 상기 소오스 불순물영역상의 제1, 제2, 제3절연막을 선택적, 습식 및 건식 식각으로 제거하여 소오스 불순물 영역을 노출시킴과 동시에 상기 노출된 소오스 불순물영역 표면을 요철모양으로 패터닝하는 제3공정과, 상기 전면에 제1스토리지 노드 폴리실리콘을 증착하고 상기 소오스 불순물영역 상측 커패시터 형성영역의 제1스토리지 노드 폴리실리콘상에 제4절연막을 형성하는 제4공정과 상기 제4절연막이 형성된 기판 전면에 제2스토리지 노드 폴리실리콘을 증착하고 상기 제4절연막의 측면 및 하부에만 남도록 상기 제1, 제2스토리지 노드 폴리실리콘을 선택적으로 제거하여 커패시터의 스토리지 노드를 패터닝하는 제5공정과, 상기 제4, 제3, 제2절연막을 제거함과 동시에 상기 스토리지 노드 표면에 요철을 형성하는 제6공정과, 상기 표면 부위에 요철을 갖는 스토리지 노드가 형성된 기판전면에 유전체 및 플레이트전극을 형성하는 제7공정을 포함하여 이루어짐을 특징으로 한다.The capacitor manufacturing method of the semiconductor device of the present invention for achieving the above object is a first step of forming a gate electrode on a semiconductor substrate formed with a field oxide film and a source / drain impurity region on both sides of the gate electrode, and the gate And a second process of sequentially forming a first insulating film, a second insulating film, and a third insulating film on the entire surface of the substrate on which the source / drain impurity regions are formed, and selectively, wet, and first, second, and third insulating films on the source impurity regions. A third process of removing the source impurity region by dry etching and simultaneously patterning the exposed source impurity region surface into an uneven shape; depositing a first storage node polysilicon on the front surface and forming a capacitor above the source impurity region The fourth step and the fourth step of forming a fourth insulating film on the first storage node polysilicon in the region A fifth process of patterning a storage node of a capacitor by depositing a second storage node polysilicon over the substrate on which the film is formed, and selectively removing the first and second storage node polysilicon so as to remain only on the side and bottom of the fourth insulating layer; And removing the fourth, third, and second insulating layers and forming irregularities on the surface of the storage node, and forming a dielectric and plate electrode on the entire surface of the substrate on which the storage node having irregularities on the surface is formed. It is characterized by comprising a seventh step.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 커패시터 제조방법을 설명하면 다음과 같다.Hereinafter, a capacitor manufacturing method of a semiconductor device of the present invention will be described with reference to the accompanying drawings.
제2도는 본 발명의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도이다. 본 발명의 반도체 소자의 커패시터 제조방법은 제2도(a)와 같이 반도체기판(21)상에 활성영역과 필드영역을 정의하여 필드영역에 필드산화막(22)을 형성한 후 활성영역에 이온주입시 격자손상을 방지할 수 있을 정도의 두께로 버퍼산화막(23)을 성장시키고 문턱 전압 조절용 이온주입을 실시한다.2 is a cross-sectional view illustrating a method of manufacturing a capacitor of a semiconductor device of the present invention. In the method of manufacturing a capacitor of a semiconductor device of the present invention, as shown in FIG. 2A, an active region and a field region are defined on the semiconductor substrate 21 to form a field oxide film 22 in the field region, and then ion implantation into the active region. The buffer oxide film 23 is grown to a thickness sufficient to prevent damage to the grid and ion implantation for adjusting the threshold voltage is performed.
제2도(b)와 같이 상기 버퍼산화막(23)을 제거한후, 활성영역에 게이트 산화막(24)을 O₂분위기에서 성장시키고 전면에 게이트 폴리실리콘(25)과, 제1저압산하막(26)을 증착하고 그 위에 감광막(도시되지 않음)을 도포한 후 노광 및 현상공정(포토작업)으로 게이트라인을 정의하는 감광막 패턴을 형성한다.After removing the buffer oxide film 23 as shown in FIG. 2 (b), the gate oxide film 24 is grown in an O 2 atmosphere in an active region, and the gate polysilicon 25 and the first low pressure drop film 26 are formed on the entire surface. Is deposited and a photoresist film (not shown) is applied thereon to form a photoresist pattern defining a gate line by an exposure and development process (photo work).
상기 감광막 패턴을 마스크로 이용해서 불필요한 부분의 제1저압산화막(26), 게이트 폴리실리콘(25)을 선택적으로 제거하여 게이트라인을 형성한 뒤 핫 캐리어(Hot carrier)효과를 방지하기 위해서 노출된 활성영역의 반도체기판(21)상에 저농도 N형 불순물 이온주입을 실시하여 저농도 N형 소오스 및 드레인 영역을 형성하고, 상기 반도체 기판(21)의 전면에 제2저압산화막(도시되지 않음)을 증착하고 에치 백(etch back)하여 게이트 라인 측면에 절연막 측벽(27)을 형성한 다음, 고농도 N형 불순물 이온주입을 실시하여 고농도 N형 소오스 및 드레인영역을 형성한다.By using the photoresist pattern as a mask to selectively remove unnecessary portions of the first low pressure oxide layer 26 and the gate polysilicon 25 to form a gate line, the active layer is exposed to prevent a hot carrier effect. Low concentration N-type impurity ion implantation is performed on the semiconductor substrate 21 in the region to form a low concentration N-type source and drain region, and a second low pressure oxide film (not shown) is deposited on the entire surface of the semiconductor substrate 21. After etching back to form an insulating film sidewall 27 on the side of the gate line, a high concentration of N-type impurity ions are implanted to form a high concentration of N-type source and drain region.
제2도(c)와 같이 상기 전면에 제3저압산화막(28), 질화막(29), 제4저압산화막(30)을 연이어 차례로 증착한 후 감광막(31)을 도포하여 노광 및 현상공정으로 소오스 영역에 노드접촉홀을 정의하기 위한 감광막 패턴을 형성한다.As shown in FIG. 2 (c), the third low pressure oxide film 28, the nitride film 29, and the fourth low pressure oxide film 30 are successively deposited on the entire surface, and then the photosensitive film 31 is applied to provide a source for exposure and development. A photosensitive film pattern for defining a node contact hole is formed in the region.
제2도(d)와 같이 상기 감광막 패턴으로 정의된 노드접촉홀 영역의 반도체 기판(21)이 노출되도록 불필요한 부분의 제4저압산화막(30), 질화막(29), 제3저압산화막(28), 게이트 산화막(24)을 연속적으로 건식 식각한 후, 감광막(31)을 제거하고, 상기 제3저압산화막(28)과 제4저압산화막(30)사이에 있는 질화막(29)이 소정부위까지 식각되도록 100~200℃의 인산(H₃PO₄)용액으로 습식 식각하면서 동시에 노출된 소오스영역의 반도체기판(21)에 톱니모양의 요철이 형성되도록 한다.As shown in FIG. 2D, the fourth low-pressure oxide film 30, the nitride film 29, and the third low-pressure oxide film 28 in unnecessary portions are exposed so that the semiconductor substrate 21 in the node contact hole region defined by the photosensitive film pattern is exposed. After the dry etching of the gate oxide film 24 continuously, the photoresist film 31 is removed, and the nitride film 29 between the third low pressure oxide film 28 and the fourth low pressure oxide film 30 is etched to a predetermined position. As shown in the drawing, jagged irregularities are formed on the semiconductor substrate 21 in the exposed source region while wet etching with a phosphoric acid (H 3 PO₄) solution at 100 to 200 ° C. as possible.
제2도(e)와 같이 상기 전면에 제1스토리지노드 폴리실리콘(32)을 증착한 후 그위에 평탄화 산하막(33)을 증착하고 감광막(도시되지 않음)을 도포하여 포토작업과 식각공정으로 노드 접촉홀 상부의 커패시터 형성 영역에만 평탄화산화막(33)이 잔류하도록 불필요한 평탄화 산화막(33)을 제거한 다음, 전면에 제2스토리지노드 폴리실리콘(34)을 증착한다.As shown in FIG. 2E, the first storage node polysilicon 32 is deposited on the entire surface, and then the planarization film 33 is deposited thereon, and a photoresist film (not shown) is applied to the photo work and the etching process. The unnecessary planarization oxide layer 33 is removed so that the planarization oxide layer 33 remains only in the capacitor formation region above the node contact hole, and then the second storage node polysilicon 34 is deposited on the entire surface.
제2도(f)와 같이 상기 평탄화 산화막(33)의 측벽 및 그 하부에만 제1, 제2스토리지 노드 폴리실리콘(32, 34)이 남도록 제1, 제2 스토리지 노드 폴리실리콘(32, 34)을 에치 백(etch back)한다.As shown in FIG. 2 (f), the first and second storage node polysilicon 32 and 34 are formed such that only the first and second storage node polysilicon 32 and 34 remain on the sidewall and the bottom of the planarization oxide layer 33. Etch back.
제2도 (g)와 같이 습식 식각으로 제4저압산화막(30), 평탄화산화막(33)을 제거한 후 잔류하는 질화막(29)을 습식 식각하여 제3저압산화막(28)이 노출되도록 한다.As shown in FIG. 2G, the fourth low pressure oxide film 30 and the planarization oxide film 33 are removed by wet etching, and the remaining nitride film 29 is wet-etched to expose the third low pressure oxide film 28.
이때 습식 식각지 100~200℃의 인산(H₃PO₄)용액을 사용하여 상기의 절연막을 제거하면서 동시에 제1스토리지노드 폴리실리콘(32)과 제2스토리지노드 폴리실리콘 측벽(34')의 표면에 톱니모양의 요철이 형성되도록 한다.At this time, the above insulating film is removed using a wet etching solution of 100-200 ° C. in phosphoric acid (H₃PO₄), and at the same time, the surface of the first storage node polysilicon 32 and the second storage node polysilicon sidewall 34 'is serrated. To form irregularities.
제2도(h)와 같이 톱니모양의 요철이 형성된 스토리지노드(32, 34')의 상부 전면에 커패시터의 유전체막(35)을 형성한 후 상기 전면에 플레이트노드(36)를 연이어 증착하고 커패시터 영역을 정의하여 불필요한 부분의 유전체막(35)과 플레이트 노드(36)를 제거하여 커패시터를 제조하는 공정으로 진행된다.As shown in FIG. 2 (h), after forming the dielectric film 35 of the capacitor on the upper surface of the storage nodes 32 and 34 'where the jagged irregularities are formed, the plate node 36 is successively deposited on the front surface of the capacitor. The region is defined to remove the unnecessary portions of the dielectric film 35 and the plate node 36 to manufacture a capacitor.
이상에서 설명한 바와같은 본 발명의 반도체 소자의 커패시터 제조방법은 커패시터의 노드와 플레이트 표면적이 크게 되도록 제조하기 때문에 충분한 커패시턴스를 확보하여 고집적 메모리소자 제조에 용이한 효과가 있다.As described above, the capacitor manufacturing method of the semiconductor device of the present invention is manufactured to increase the node and plate surface area of the capacitor, so that sufficient capacitance is secured, thereby making it easy to manufacture a highly integrated memory device.
Claims (3)
Priority Applications (1)
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|---|---|---|---|
| KR1019950026198A KR0156170B1 (en) | 1995-08-23 | 1995-08-23 | Capacitor manufacturing method of semiconductor device |
Applications Claiming Priority (1)
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| KR1019950026198A KR0156170B1 (en) | 1995-08-23 | 1995-08-23 | Capacitor manufacturing method of semiconductor device |
Publications (2)
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| KR970013351A KR970013351A (en) | 1997-03-29 |
| KR0156170B1 true KR0156170B1 (en) | 1998-10-15 |
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Family Applications (1)
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| KR1019950026198A KR0156170B1 (en) | 1995-08-23 | 1995-08-23 | Capacitor manufacturing method of semiconductor device |
Country Status (1)
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-
1995
- 1995-08-23 KR KR1019950026198A patent/KR0156170B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970013351A (en) | 1997-03-29 |
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