KR100224705B1 - Ferroelectric capacitors of semiconductor devices and the manufacturing method thereof - Google Patents
Ferroelectric capacitors of semiconductor devices and the manufacturing method thereof Download PDFInfo
- Publication number
- KR100224705B1 KR100224705B1 KR1019960029881A KR19960029881A KR100224705B1 KR 100224705 B1 KR100224705 B1 KR 100224705B1 KR 1019960029881 A KR1019960029881 A KR 1019960029881A KR 19960029881 A KR19960029881 A KR 19960029881A KR 100224705 B1 KR100224705 B1 KR 100224705B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- ferroelectric
- upper electrode
- tio
- capacitor
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 42
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 32
- 229910010413 TiO 2 Inorganic materials 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 11
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims abstract description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims abstract description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 23
- 230000008569 process Effects 0.000 claims description 20
- 238000000206 photolithography Methods 0.000 claims description 10
- 229910052697 platinum Inorganic materials 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 229910015801 BaSrTiO Inorganic materials 0.000 claims description 5
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 4
- 229910002367 SrTiO Inorganic materials 0.000 claims description 4
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 4
- 229910052741 iridium Inorganic materials 0.000 claims description 4
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims description 4
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 4
- 230000005641 tunneling Effects 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 230000010287 polarization Effects 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000009257 reactivity Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010970 precious metal Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
신규한 반도체장치의 강유전체 캐패시터 제조방법이 개시되어 있다. 반도체 기판의 소정 도전성 부위에 접속되어 하부전극이 형성되고, 그 위에 강유전체막이 형성된다. 상기 강유전체막 상에 티타늄산화막 (TiO2)이 형성되고, 그 위에 상부전 극이 형성된다. TiO2막이 강유전체와 상부전극 모두에 대해 부착력이 좋으므로, 상부전극의 들뜸 현상이 발생하지 않고 캐패시터의 특성이 향상된다.A novel method for manufacturing a ferroelectric capacitor of a semiconductor device is disclosed. The lower electrode is formed by being connected to a predetermined conductive portion of the semiconductor substrate, and a ferroelectric film is formed thereon. A titanium oxide film (TiO 2 ) is formed on the ferroelectric film, and an upper electrode is formed thereon. Since the TiO 2 film has good adhesion to both the ferroelectric and the upper electrode, the lifting of the upper electrode does not occur and the characteristics of the capacitor are improved.
Description
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 강유전체 (ferroelectric) 메모리소자의 제작에 있어서 강유전체와 전극과의 부착력(adhesion)을 향상시킬 수 있는 반도체장치의 강유전체 캐패시터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a ferroelectric capacitor of a semiconductor device capable of improving adhesion between a ferroelectric and an electrode in the manufacture of a ferroelectric memory device, and a method of manufacturing the same. .
반도체 메모리소자의 집적도가 증가함에 따라, 제한된 셀 면적내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 보통 다음의 세가지로 나뉘어질 수 있다. 즉, ① 유전체막을 박막화하는 방법, ② 커패시터의 유효면적을 증가시키는 방법, 및 ③유전상수가 큰 물질을 사용하는 방법이 그것이다.As the degree of integration of semiconductor memory devices increases, many methods for increasing capacitance within a limited cell area have been proposed, which can be generally divided into three types. That is, (1) thinning of the dielectric film, (2) increasing the effective area of the capacitor, and (3) using a material having a large dielectric constant.
이 중, 첫번째 방법은 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리 소자에 적응하기가 어렵다는 단점이 있다.Among these, the first method has a disadvantage in that it is difficult to adapt to a large-capacity memory device because the reliability is degraded by the Fowler-Nordheim current when the thickness of the dielectric film is reduced to 100 Å or less.
두번째 방법은, 3차원 구조의 커패시터를 제조하기 위하여 공정이 복잡해지고 이에 따라 공정단가가 상승하게 되는 단점이 있다.The second method has a disadvantage in that the process is complicated to manufacture a three-dimensional capacitor and the process cost increases accordingly.
따라서, 최근에는 세번째 방법인, 유전율이 큰 페로브스카이트(perovskite) 구조의 강유전체, 예컨대 PZT (PbZrTiO3)나 BST (BaSrTiO3) 계열을 유전체막으로서 사용하는 방법이 제안되고 있다. 강유전체는 기존의 실리콘산화막, 실리콘질화막, 또는 산화탄탈륨Ta2O5)막과는 달리 자발분극(spontaneous polarization) 현상을 갖고, 유전상수가 벌크(bulk) 상태에서 보통 수백∼1,000 정도인 물질을 말한다. 이러한 강유전체를 유전체막으로 사용하는 경우, 상기 강유전체를 500Å 이상의 후막(厚膜)으로 형성하여도 등가-산화막 두께(equivalent oxide thickness)를 10Å 이하로 박막화할 수 있다는 장점이 있다. 이러한 강유전체를 캐패시터의 유전막으로 사용하기 위해서는 강유전체의 상하에 형성되는 전극 물질이 중요한데, 상기 PZT나 BST 계열의 강유전체를 사용할 때 커패시터의 전극을 구성하는 물질은, 『① 전극 위에서 페로브스카이트 구조의 형성이 가능할 것, ② 전극과 강유전체막과의 계면에 저 유전체막이 생성되지 않아야 할 것, ③ 실리콘 또는 강유전체의 구성 원자들간에 상호확산이 일어나지 않을 것, ④ 전극의 패터닝이 용이해야 할 것.』등의 조건들을 만족하여야 한다. 현재 BST 및 PZT의 전극물질로는 플라티늄(Pt), 루테늄(Ru), 이리듐(Ir)등의 귀금속 금속, 즉 내열성 금속 및 산화루테늄(RuO2)이나 산화이리듐 (IrO2) 등의 도전성 산화물이 연구되고 있는데, 이 중에서 플라티늄(Pt)이 가장 많이 사용되고 있다.Therefore, recently, a third method, a method of using a ferroelectric having a high permittivity perovskite structure such as PZT (PbZrTiO 3 ) or BST (BaSrTiO 3 ) series as a dielectric film has been proposed. Ferroelectrics, unlike conventional silicon oxide, silicon nitride, or tantalum oxide Ta 2 O 5 ) films, have a spontaneous polarization phenomenon and have a dielectric constant of about several hundred to 1,000 in a bulk state. . When the ferroelectric is used as a dielectric film, even if the ferroelectric is formed into a thick film of 500 GPa or more, an equivalent oxide thickness can be thinned to 10 GPa or less. In order to use the ferroelectric as a dielectric film of a capacitor, an electrode material formed above and below the ferroelectric is important. When using the PZT or BST-based ferroelectric, the material constituting the electrode of the capacitor is “1. It should be possible to form, ② the low dielectric film should not be formed at the interface between the electrode and the ferroelectric film, ③ there should be no interdiffusion between the constituent atoms of silicon or ferroelectric, and ④ the electrode should be easy to pattern. The conditions such as must be satisfied. Current electrode materials of BST and PZT include precious metals such as platinum (Pt), ruthenium (Ru) and iridium (Ir), that is, heat-resistant metals and conductive oxides such as ruthenium oxide (RuO 2 ) or iridium oxide (IrO 2 ). Of these, platinum (Pt) is the most used.
제1도는 종래방법에 의한 강유전체 캐패시터의 구조를 나타내는 단면도이다.1 is a cross-sectional view showing the structure of a ferroelectric capacitor according to the conventional method.
제1도를 참조하면, BPSG(borophosphosilicate glass)와 같은 절연막(10)이 형 성되어 있는 반도체기판(도시되지 않음)의 상기 절연막(10)에 기판의 도전성부위와 캐패시터의 하부전극을 접속시키기 위한 콘택홀(도시되지 않음)을 형성한 후, 상기 콘택홀을 매립하도록 도전물질을 증착하여 콘택 플러그(도시되지 않음)를 형성한다. 이어서, 상기 콘택 플러그를 구성하고 있는 도전물질과 캐패시터의 하부전극 물질과의 반응을 억제하기 위해, 예컨대 티타늄나이트라이드(TiN)를 증착하여 장벽층(barrier layer)(12)을 형성한다. 상기 장벽층(12) 위에 플라티늄을 스퍼터링법으로 증착하여 하부전극(14)을 형성한 후, 그 위에 PZT 또는 BST로 이루어진 강유 전체막(16)을 형성한다. 상기 강유전체막(16) 상에 다시 플라티늄을 스퍼터링법으로 증착하여 상부전극(18)을 형성한 후, 포토리소그라피 공정으로 상기 상부전극(18) 및 강유전체막(16)을 동시에 패터닝한다.Referring to FIG. 1, a conductive portion of a substrate and a lower electrode of a capacitor are connected to the insulating film 10 of a semiconductor substrate (not shown) on which an insulating film 10 such as borophosphosilicate glass (BPSG) is formed. After forming a contact hole (not shown), a conductive material is deposited to fill the contact hole to form a contact plug (not shown). Subsequently, in order to suppress reaction between the conductive material constituting the contact plug and the lower electrode material of the capacitor, for example, titanium nitride (TiN) is deposited to form a barrier layer 12. Platinum is deposited on the barrier layer 12 by sputtering to form the lower electrode 14, and then a ferroelectric film 16 made of PZT or BST is formed thereon. Platinum is further deposited on the ferroelectric film 16 by sputtering to form the upper electrode 18, and then the upper electrode 18 and the ferroelectric film 16 are simultaneously patterned by a photolithography process.
상술한 종래의 강유전체 캐패시터 제조방법에 의하면, 다음과 같은 문제점 들이 발생한다.According to the conventional ferroelectric capacitor manufacturing method described above, the following problems occur.
첫째, 강유전체막과 상부전극과의 부착력이 좋지 않기 때문에 후속공정 진행 후 상부전극의 들뜸(lifting) 현상이 발생하기 쉽다. 즉, 상기 상부전극의 패터닝시 그 들뜸이 발생하며, 캐패시터의 완성 후 층간절연막을 두껍게 증착할 때도 막질 간의 스트레스로 인하여 상부전극의 들뜸 현상이 계속 심화된다.First, since the adhesion between the ferroelectric film and the upper electrode is not good, the lifting phenomenon of the upper electrode is likely to occur after the subsequent process. That is, when the upper electrode is patterned, the floating occurs, and even when the interlayer insulating layer is thickly deposited after the completion of the capacitor, the rising phenomenon of the upper electrode continues to increase due to the stress between the films.
둘째, 상부전극과 강유전체막과의 부착력 불량으로 인하여 캐패시터의 특성으로 열화된다 .Second, due to the poor adhesion between the upper electrode and the ferroelectric film, the characteristics of the capacitor deteriorate.
셋째, 상부전극의 증착시 스퍼터링에 의해 PZT와 같은 강유전체막이 손상을 입는다.Third, ferroelectric films such as PZT are damaged by sputtering during deposition of the upper electrode.
따라서, 본 발명의 목적은 상술한 종래방법의 문제점들을 해결할 수 있는 반도체 장치의 강유전체 캐패시터를 제공하는데 있다.Accordingly, an object of the present invention is to provide a ferroelectric capacitor of a semiconductor device that can solve the problems of the conventional method described above.
본 발명의 다른 목적은 상기 캐패시터를 제조하는데 특히 적합한 반도체장치의 강유전체 캐패시터 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a ferroelectric capacitor of a semiconductor device, which is particularly suitable for manufacturing the capacitor.
제1도는 종래방법에 의해 제조된 강유전체 캐패시터의 구조를 나타내는 단면 도 도.1 is a cross-sectional view showing the structure of a ferroelectric capacitor manufactured by a conventional method.
제2도 내지 제4도는 본 발명의 일 실시예에 의한 반도체장치의 강유전체 캐패 시터 제조방법을 설명하기 위한 단면도들.2 to 4 are cross-sectional views illustrating a method of manufacturing a ferroelectric capacitor of a semiconductor device according to an embodiment of the present invention.
제5도는 본 발명의 다른 실시예에 의한 반도체장치의 강유전체 캐패시터 제조 방법을 설명하기 위한 단면도들.5 is a cross-sectional view illustrating a method of manufacturing a ferroelectric capacitor of a semiconductor device according to another embodiment of the present invention.
제6도는 종래방법과 본 발명에 의해 제조된 강유전체 캐패시터에 있어서, 제1 및 제2 금속배선 공정 후의 분극값을 비교하여 나타낸 그래프.6 is a graph showing a comparison between the polarization values after the first and second metal wiring processes in the ferroelectric capacitor manufactured by the conventional method and the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 절연막 12 : 장벽층10 insulating film 12 barrier layer
14 : 하부전극 16 : 강유전체막14 lower electrode 16 ferroelectric film
17 : TiO2막 18 : 상부전극17 TiO 2 film 18 Upper electrode
상기 목적을 달성하기 위하여 본 발명은, 반도체기판의 소정 도전성 부위에 접속되어 형성된 하부전극, 상기 하부전극 상에 형성된 강유전체막, 상기 강유전체 막 상에 형성된 티타늄산화막(TiO2), 및 상기 TiO2막 상에 형성된 상부전극을 구비하는 것을 특징으로 하는 반도체장치의 강유전체 캐패시터를 제공한다.In order to achieve the above object, the present invention provides a lower electrode connected to a predetermined conductive portion of a semiconductor substrate, a ferroelectric film formed on the lower electrode, a titanium oxide film (TiO 2 ) formed on the ferroelectric film, and the TiO 2 film. It provides a ferroelectric capacitor of a semiconductor device, characterized in that it comprises an upper electrode formed on.
상기 TiO2막의 두께는 터널링 전류가 흐를 수 있을 정도인 수십 Å 이내인 것이 바람직하다.The thickness of the TiO 2 film is preferably within several tens of microwatts, which is enough to allow a tunneling current to flow.
상기 하부전극 및 상부전극을 구성하는 물질은 플라티늄(Pt), 루테늄(Ru), 이리듐(Ir), 산화루테늄(RuO2) 및 산화이리듐(IrO2)의 군에서 선택된 어느 하나인것이 바람직 하다.The material constituting the lower electrode and the upper electrode is preferably any one selected from the group consisting of platinum (Pt), ruthenium (Ru), iridium (Ir), ruthenium oxide (RuO 2 ), and iridium oxide (IrO 2 ).
상기 강유전체막은 PZT (PbZrTiO3), PbTiO3, PbLaTiO3, BST (BaSrTiO3), BaTiO3, Bi4Ti3O12, SrBi2Ta2O9및 SrTiO3의 군에서 선택된 어느 하나인 것이 바람직하다.The ferroelectric film is preferably any one selected from the group of PZT (PbZrTiO 3 ), PbTiO 3 , PbLaTiO 3 , BST (BaSrTiO 3 ), BaTiO 3 , Bi 4 Ti 3 O 12 , SrBi 2 Ta 2 O 9 and SrTiO 3 . .
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 상기 기판의 소정 도전성 부위에 접속되도록 하부전극을 형성하는 단계, 상기 하부전극 상에 형성된 강유전체막을 형성하는 단계, 상기 강유전체막 상에 TiO2막을 형TJD하는 단계, 및 상기 TiO2막 상에 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 강유전체 캐패시터 제조방법을 제공한다.In order to achieve the above another object, the present invention, forming a lower electrode to be connected to a predetermined conductive portion of the substrate on a semiconductor substrate, forming a ferroelectric film formed on the lower electrode, TiO 2 on the ferroelectric film A method of manufacturing a ferroelectric capacitor of a semiconductor device, comprising: forming a film TJD, and forming an upper electrode on the TiO 2 film.
상기 상부전극을 형성하는 단계 후, 포토리소그라피 공정으로 상기 상부전극, TiO2막 및 강유전체막을 동시에 패터닝하는 단계를 더 구비할 수 있다.After forming the upper electrode, the method may further include simultaneously patterning the upper electrode, the TiO 2 film, and the ferroelectric film by a photolithography process.
또한, 상기 상부전극을 형성하는 단계 후, 제1 마스크를 이용한 포토리소그라피 공정으로 상기 상부전극을 패터닝하는 단계, 및 제2 마스크를 이용한 포토리소그라피 공정으로 상기 TiO2막 및 강유전체막을 동시에 패터닝하는 단계를 더 구비 할 수 있다. 여기서 , 상기 상부전극의 패터닝시, 상기 TiO2막이 식각저지층으로 작용한다.Further, after the forming of the upper electrode, patterning the upper electrode by a photolithography process using a first mask, and simultaneously patterning the TiO 2 film and the ferroelectric film by a photolithography process using a second mask. It can be further equipped. Here, when the upper electrode is patterned, the TiO 2 film serves as an etch stop layer.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도 내지 제4도는 본 발명의 일 실시예에 의한 반도체장치의 강유전체 캐패 시터 제조방법을 설명하기 위한 단면도들이다.2 to 4 are cross-sectional views illustrating a method of manufacturing a ferroelectric capacitor of a semiconductor device according to an embodiment of the present invention.
제2도를 참조하면, 그 위에 BPSG와 같은 절연막(10)이 형성되어 있는 반도체 기판(도시되지 않음)의 상기 절연막(10)에 기판의 도전성부위와 캐패시터의 하부전 극을 접속시키기 위한 콘택홀(도시되지 않음)을 형성한다. 상기 콘택홀을 매립하도록 도전물질, 예컨대 다결정실리콘을 증착하여 콘택 플러그(도시되지 않음)를 형성한 후, 상기 콘택 플러그를 구성하고 있는 도전물질과 캐패시터의 하부전극 물질과의 반응을 억제하기 위해, TiN, WN, TiSiN, TaSiN, 또는 TiWN 등을 스퍼터링 또는 화학기상증착(CVD) 방법으로 증착하여 장벽층(12)을 형성한다. 상기 장벽층(12) 위에 플라티늄을 스퍼터링법으로 증착하여 하부전극(14)을 형성한 후, 그 위에 PZT (PbZrTiO3), PbTiO3, PbLaTiO3, BST (BaSrTiO3), BaTiO3, Bi4Ti3O12, SrBi2Ta2O9및 SrTiO3의 군에서 선택된 어느 하나로 이루어진 강유전체막(16)을 형성한다.Referring to FIG. 2, a contact hole for connecting a conductive portion of a substrate and a lower electrode of a capacitor to the insulating film 10 of a semiconductor substrate (not shown) on which an insulating film 10 such as BPSG is formed thereon. (Not shown). In order to suppress the reaction between the conductive material constituting the contact plug and the lower electrode material of the capacitor after depositing a conductive material such as polysilicon to fill the contact hole to form a contact plug (not shown), The barrier layer 12 is formed by depositing TiN, WN, TiSiN, TaSiN, or TiWN by sputtering or chemical vapor deposition (CVD). Platinum is deposited on the barrier layer 12 by sputtering to form a lower electrode 14, and thereon, PZT (PbZrTiO 3 ), PbTiO 3 , PbLaTiO 3 , BST (BaSrTiO 3 ), BaTiO 3 , and Bi 4 Ti A ferroelectric film 16 made of any one selected from the group of 3 O 12 , SrBi 2 Ta 2 O 9, and SrTiO 3 is formed.
제3도를 참조하면, 상기 강유전체막(16) 상에, 강유전체막과 후속공정에서 형 성될 상부전극 모두에 대해 부착력이 없으면서 상기 강유전체막과의 반응성이 없는 물질, 예컨대 TiO2(17)를 증착한다. 이때, 상기 TiO2막(17)의 두께는 터널링 전류가 흐를 수 있을 정도인 수십 Å 이내인 것이 바람직하다. 이어서 , 상기 TiO2막(17) 상에 플라티늄을 스퍼터링법으로 증착하여 상부전극(18)을 형성한다.Referring to FIG. 3, on the ferroelectric film 16, a material having no adhesion to both the ferroelectric film and the upper electrode to be formed in a subsequent process and having no reactivity with the ferroelectric film, such as TiO 2 17, is deposited. do. At this time, the thickness of the TiO 2 film 17 is preferably within a few tens of mA which is enough to allow tunneling current to flow. Subsequently, platinum is deposited on the TiO 2 film 17 by sputtering to form an upper electrode 18.
제4도를 참조하면, 포토리소그라피 공정으로 상기 상부전극(18), TiO2막(17) 및 강유전체막(16)을 동시에 패터닝함으로써, 강유전체 캐패시터를 완성한다.Referring to FIG. 4, a ferroelectric capacitor is completed by simultaneously patterning the upper electrode 18, the TiO 2 film 17, and the ferroelectric film 16 by a photolithography process.
제5도는 본 발명의 다른 실시예에 의한 반도체장치의 강유전체 캐패시터 제조 방법을 설명하기 위한 단면도들이다.5 is a cross-sectional view illustrating a method of manufacturing a ferroelectric capacitor of a semiconductor device according to another embodiment of the present invention.
제5도를 참조하면, 상술한 제2도 및 제3도의 공정들을 동일하게 진행한 후, 제1 마스크를 이용한 포토리소그라피 공정으로 상부전극(18)을 패터닝한다. 이어서, 상기 제1 마스크와는 다른 제2 마스크를 이용한 포토리소그라피 공정으로 TiO2막(17) 및 강유전체막(16)을 동시에 패터닝함으로써 , 강유전체 캐패시터를 완성하는 단계를 더 구비할 수 있다. 여기서, 상기 상부전극(18)의 패터닝시 , 상기 TiO2막(17)이 식각저지층으로 작용한다.Referring to FIG. 5, the processes of FIGS. 2 and 3 described above are performed in the same manner, and then the upper electrode 18 is patterned by a photolithography process using a first mask. Subsequently, the method may further include completing the ferroelectric capacitor by simultaneously patterning the TiO 2 film 17 and the ferroelectric film 16 by a photolithography process using a second mask different from the first mask. Here, when the upper electrode 18 is patterned, the TiO 2 film 17 serves as an etch stop layer.
제6도는 종래방법과 본 발명에 의해 제조된 강유전체 캐패시터에 있어서 , 제1 및 제2 금속배선 공정 후의 분극값을 비교하여 나타낸 그래프이다.여기서, □와 ■는 본 발명에 의해 제조된 캐패시터에서 있어서 그 면적이 작은 경우와 넓은 경우를 각각 나타내며 ,○와 ●는 종래방법에 의해 제조된 캐패시터에서 있어서 그 면적이 작은 경우와 넓은 경우를 각각 나타낸다.6 is a graph showing a comparison between the polarization values after the first and second metal wiring processes in the ferroelectric capacitor manufactured by the conventional method and the present invention. Here,? And? Are shown in the capacitor manufactured according to the present invention. The case where the area is small is shown and the case where it is wide, and o and o respectively show the case where the area is small and the case where it is large in the capacitor manufactured by the conventional method.
도 6을 참조하면, 종래방법에 의해 제조된 캐패시터의 경우(○, ●) 강유전 체막과 상부전극의 부착력이 나쁘기 때문에 전계(electric field)가 캐패시터의 전면적에 효율적으로 전달되지 못하여 금속배선 공정을 진행한 후에도 분극값이 현저하게 감소한다. 반면에, 본 발명의 경우는(□, ■) 강유전체막과 상부전극 사이에 TiO2막을 삽입시켜서 부착력을 향상시키기 때문에 분극값이 감소되는 정도가 종래방법에 비해 적게 나타난다. 또한, 캐패시터의 면적이 넓은 경우(■, ●)가 좁은 경우(□, ○)보다 분극값의 감소가 현저하게 나타나는데, 이는 넓은 캐패시터 면적에서 적층되는 막질간의 스트레스가 크게 영향을 미치기 때문이다.6, in the case of the capacitor manufactured by the conventional method (○, ●) because the adhesion between the ferroelectric body film and the upper electrode is bad, the electric field (electric field) is not efficiently transmitted to the entire area of the capacitor to proceed the metal wiring process Even after this, the polarization value is remarkably reduced. On the other hand, in the case of the present invention (?, ■), the degree of polarization decreases because the TiO 2 film is inserted between the ferroelectric film and the upper electrode to improve the adhesive force. In addition, the reduction in polarization value is more remarkable than in the case where the capacitor area is large (■, ●) is narrow (□, ○), because the stress between the films deposited in the large capacitor area greatly affects.
상술한 바와 같이 본 발명에 의하면, 강유전체와 상부전극 모두에 대해 부착 력이 좋으면서 상기 강유전체와의 반응성이 없는 TiO2에 형성함으로써, 다음과 같은 효과들을 얻을 수 있다.As described above, according to the present invention, by forming the TiO 2 having good adhesion to both the ferroelectric and the upper electrode and having no reactivity with the ferroelectric, the following effects can be obtained.
첫째, 강유전체와 상부전극의 부착력이 좋아져서, 후속공정의 진행 후에도 상기 상부전극의 들뜸 현상이 발생하지 않는다.First, the adhesion between the ferroelectric and the upper electrode is improved, so that the lifting phenomenon of the upper electrode does not occur even after the progress of the subsequent process.
둘째, 강유전체와 상부전극의 부착력이 좋아져서, 후속공정의 진행 후에도 상기 상부전극의 들뜸 현상이 발생하지 않는다.Second, the adhesion between the ferroelectric and the upper electrode is improved, so that the lifting phenomenon of the upper electrode does not occur even after the progress of the subsequent process.
셋째, 상부전극을 스퍼터링법으로 증착할 때, 상부전극과 강유전체 사이에 형성된 TiO2막으로 인하여 상기 강유전체의 손상을 최소한으로 줄일 수 있다.Third, when the upper electrode is deposited by sputtering, damage to the ferroelectric can be minimized due to the TiO 2 film formed between the upper electrode and the ferroelectric.
본 발명이 상기 실시예에 한정되지 않으며 , 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029881A KR100224705B1 (en) | 1996-07-23 | 1996-07-23 | Ferroelectric capacitors of semiconductor devices and the manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029881A KR100224705B1 (en) | 1996-07-23 | 1996-07-23 | Ferroelectric capacitors of semiconductor devices and the manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980012499A KR980012499A (en) | 1998-04-30 |
| KR100224705B1 true KR100224705B1 (en) | 1999-10-15 |
Family
ID=19467235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960029881A KR100224705B1 (en) | 1996-07-23 | 1996-07-23 | Ferroelectric capacitors of semiconductor devices and the manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100224705B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0418753A (en) * | 1990-05-11 | 1992-01-22 | Olympus Optical Co Ltd | Ferroelectric memory |
| JPH0590605A (en) * | 1991-09-25 | 1993-04-09 | Seiko Epson Corp | Manufacture of semiconductor device |
-
1996
- 1996-07-23 KR KR1019960029881A patent/KR100224705B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0418753A (en) * | 1990-05-11 | 1992-01-22 | Olympus Optical Co Ltd | Ferroelectric memory |
| JPH0590605A (en) * | 1991-09-25 | 1993-04-09 | Seiko Epson Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980012499A (en) | 1998-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5955774A (en) | Integrated circuit ferroelectric memory devices including resistors in periphery region | |
| US5877062A (en) | Methods of forming integrated circuit capacitors having protected diffusion barrier metal layers therein | |
| US6027966A (en) | Isolated sidewall capacitor | |
| US6284589B1 (en) | Method of fabricating concave capacitor including adhesion spacer | |
| US6798010B2 (en) | Ferroelectric memory devices | |
| US6664578B2 (en) | Ferroelectric memory device and method of forming the same | |
| US20060001070A1 (en) | Capacitor of a memory device and fabrication method thereof | |
| KR100227843B1 (en) | Process for forming interconnector and method for fabricating capacitor therewith | |
| JP2000124426A (en) | Capacitor of semiconductor device and its manufacture | |
| US6613629B2 (en) | Methods for manufacturing storage nodes of stacked capacitors | |
| US6746876B2 (en) | Capacitor manufacturing method having dielectric formed before electrode | |
| US5585998A (en) | Isolated sidewall capacitor with dual dielectric | |
| KR100280206B1 (en) | EMBODIMENT ALLOCATOR AND METHOD FOR MANUFACTURING | |
| KR0147639B1 (en) | High dielectronics capacitor electrode & its fabrication method | |
| US5712759A (en) | Sidewall capacitor with L-shaped dielectric | |
| KR19980040642A (en) | Capacitor manufacturing method of semiconductor memory device | |
| US20040018678A1 (en) | Methods of forming capacitors including reducing exposed electrodes in semiconductor devices | |
| KR100224705B1 (en) | Ferroelectric capacitors of semiconductor devices and the manufacturing method thereof | |
| KR0151058B1 (en) | Ferroelectric capacitor and its fabrication method | |
| KR0168339B1 (en) | Capacitor fabrication method | |
| KR100687433B1 (en) | Method for forming a bottom electrode of a capacitor | |
| KR100277939B1 (en) | bottom electrode of capacitor with ferroelectric | |
| KR100418587B1 (en) | Method of forming semiconductor memory device having electroplating electrode | |
| KR100358163B1 (en) | Method for manufacturing ferroelectric memory device | |
| KR100334529B1 (en) | Capacitor Formation Method of Semiconductor Device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070612 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |