KR100224668B1 - Reset circuit for semiconductor device - Google Patents
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Abstract
파우워온 리셋 신호에 무관하게 리셋 신호를 발생시키는 반도체장치의 리셋 회로가 개시되어 있다. 본 발명에 따른 리셋 회로는, 공급전원이 턴온될 때 파우워온 리셋 신호를 발생하는 파우워온 리셋 회로와, 소정의 테스트 신호와 소정의 입력신호를 받아 리셋 인에이블 신호를 출력하는 리셋 제어수단과, 상기 파우워온 리셋 신호, 상기 테스트 신호, 및 상기 리셋 인에이블 신호를 논리조합하여 리셋 신호를 출력하는 논리수단을 포함하는 것을 특징으로 한다. 따라서 본 발명에 따른 리셋 회로를 채용하면, 칩을 테스트하는 테스트 모드에서 파우워온 리셋 신호에 무관하게 리셋 신호를 발생시킬 수 있으므로, 테스트 효율을 크게 높일 수 있는 장점이 있다.A reset circuit of a semiconductor device for generating a reset signal regardless of a power reset signal is disclosed. The reset circuit according to the present invention includes a power-on reset circuit for generating a power-on reset signal when the power supply is turned on, reset control means for receiving a predetermined test signal and a predetermined input signal and outputting a reset enable signal; And logic means for outputting a reset signal by logically combining the power-on reset signal, the test signal, and the reset enable signal. Therefore, when the reset circuit according to the present invention is adopted, the reset signal may be generated regardless of the reset signal powered in the test mode for testing the chip, thereby greatly increasing the test efficiency.
Description
본 발명은 반도체장치의 리셋(Reset) 회로에 관한 것으로, 특히 파우워온 리셋(Power On Reset, POR) 신호에 무관하게 리셋 신호를 발생시키는 리셋 회로에 관한 것이다.The present invention relates to a reset circuit of a semiconductor device, and more particularly to a reset circuit for generating a reset signal irrespective of a power on reset (POR) signal.
반도체장치에는 통상 공급전원이 턴온될 때 반도체장치 내부의 모든 논리회로들을 초기화시키기 위해 파우워온 리셋 회로를 구비한다. 따라서 도 1의 종래의 리셋 회로를 도시한 블락도에서 볼 수 있듯이, 종래에는 파우워온 리셋 회로(1)에서 발생되는 파우워온 리셋 신호(POR)이 소정의 논리회로(3)을 거쳐 리셋 신호(RESET)가 발생되고, 이 리셋 신호(RESET)가 칩 내부의 모든 논리회로들을 리셋시킨다. 따라서 종래의 리셋 회로에서는, 칩 테스트시 하나의 테스트 벡터(Vector)와 또 다른 테스트 벡터 사이에 리셋을 걸고자 할 경우, 파우워온 리셋이 불안정하면 리셋이 되지 않는 경우가 발생할 수 있다. 또한 칩이 실제로 동작하는 상태가 아닌 테스트 상태에서 테스트장비의 부하 등으로 인하여 초기 테스트 시에도 파우워온 리셋이 불안정해지는 경우가 있고 이에 따라 초기 리셋이 되지 않을 수도 있다. 이러한 이유로 인하여 종래의 리셋 회로를 갖는 반도체장치를 테스트할 시에는 테스트 효율이 떨어지는 단점이 있다.The semiconductor device typically includes a reset circuit that is powered to initialize all logic circuits inside the semiconductor device when the power supply is turned on. Therefore, as shown in the block diagram of the conventional reset circuit of FIG. 1, in the related art, the power-on reset signal POR generated by the power-on reset circuit 1 passes through the predetermined logic circuit 3 to reset the signal ( RESET) is generated, and this reset signal (RESET) resets all logic circuits inside the chip. Therefore, in the conventional reset circuit, when a chip test is to be reset between one test vector and another test vector, the reset may not occur if the power-on reset is unstable. In addition, the power reset may be unstable even during the initial test due to the load of the test equipment in the test state, not the actual operation state of the chip, and accordingly, the initial reset may not be performed. For this reason, when testing a semiconductor device having a conventional reset circuit, the test efficiency is inferior.
따라서 본 발명의 목적은, 파우워온 리셋 회로를 갖는 반도체장치의 테스트 효율을 높이기 위하여, 파우워온 리셋 신호에 무관하게 리셋 신호를 발생시키는 리셋 회로를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a reset circuit for generating a reset signal irrespective of the power on reset signal in order to increase the test efficiency of the semiconductor device having the power on reset circuit.
도 1은 종래의 리셋 회로를 도시한 블락도1 is a block diagram showing a conventional reset circuit.
도 2는 본 발명의 실시예에 따른 리셋 회로를 도시한 블락도2 is a block diagram illustrating a reset circuit according to an embodiment of the present invention.
도 3은 도 2의 파우워온 리셋 회로를 도시한 일반적인 회로도3 is a general circuit diagram illustrating the power-on reset circuit of FIG. 2.
도 4는 도 2의 리셋 제어수단을 도시한 회로도4 is a circuit diagram showing the reset control means of FIG.
도 5는 도 2의 논리수단을 도시한 회로도5 is a circuit diagram showing the logic means of FIG.
상기 목적을 달성하기 위한 본 발명에 따른 리셋 회로는, 공급전원이 턴온될 때 파우워온 리셋 신호를 발생하는 파우워온 리셋 회로와, 소정의 테스트 신호와 소정의 입력신호를 받아 리셋 인에이블 신호를 출력하는 리셋 제어수단과, 상기 파우워온 리셋 신호, 상기 테스트 신호, 및 상기 리셋 인에이블 신호를 논리조합하여 리셋 신호를 출력하는 논리수단을 포함하는 것을 특징으로 한다.The reset circuit according to the present invention for achieving the above object is a power-on reset circuit for generating a power-on reset signal when the power supply is turned on, and receives a predetermined test signal and a predetermined input signal and outputs a reset enable signal. And logic means for outputting a reset signal by logically combining the power reset signal, the test signal, and the reset enable signal.
바람직한 실시예에 의하면, 상기 리셋 제어수단은, 상기 소정의 입력신호를 반전시키는 반전수단과, 상기 반전수단의 출력신호 및 상기 소정의 테스트 신호를 받아 논리곱하여 리셋 인에이블 신호를 출력하는 논리곱수단을 포함한다. 또한 상기 논리수단은, 상기 테스트 신호를 반전시키는 반전수단과, 상기 반전수단의 출력신호 및 상기 파우워온 리셋 신호를 논리곱하는 논리곱수단과, 상기 테스트 신호 및 상기 리셋 인에이블 신호를 논리곱하는 또 다른 논리곱수단과, 상기 두 개의 논리곱수단의 출력신호들을 논리합하여 리셋 신호를 출력하는 논리합수단을 포함한다.According to a preferred embodiment, the reset control means, the inverting means for inverting the predetermined input signal, the logical multiplication means for receiving the output signal and the predetermined test signal of the inverting means and outputs a reset enable signal It includes. The logic means may further include inverting means for inverting the test signal, an AND product for logically multiplying the output signal of the inverting means and the power-on reset signal, and another logical AND for the test signal and the reset enable signal. And logical AND means, and logical AND means for outputting a reset signal by ORing the output signals of the two logical AND means.
따라서 본 발명에 따른 리셋 회로를 채용하면, 칩을 테스트하는 테스트 모드에서 파우워온 리셋 신호에 무관하게 리셋 신호를 발생시킬 수 있으므로, 테스트 효율을 크게 높일 수 있는 장점이 있다.Therefore, when the reset circuit according to the present invention is adopted, the reset signal may be generated regardless of the reset signal powered in the test mode for testing the chip, thereby greatly increasing the test efficiency.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 실시예에 따른 리셋 회로를 도시한 블락도이다. 도 2를 참조하면, 본 발명의 리셋 회로는, 공급전원이 턴온될 때 파우워온 리셋 신호(POR)을 발생하는 파우워온 리셋 회로(5)와, 테스트 핀을 통해 입력되는 소정의 테스트 신호(TEST)와 입력 핀을 통해 입력되는 소정의 입력신호(IN)을 받아 리셋 인에이블 신호(RSEN)을 출력하는 리셋 제어수단(7)과, 상기 파우워온 리셋 신호(POR), 상기 테스트 신호(TEST), 및 상기 리셋 인에이블 신호(RSEN)을 논리조합하여 리셋 신호(RESET)을 출력하는 논리수단(9)를 포함한다.2 is a block diagram illustrating a reset circuit according to an exemplary embodiment of the present invention. Referring to FIG. 2, the reset circuit of the present invention includes a power-on reset circuit 5 which generates a power-on reset signal POR when a power supply is turned on, and a predetermined test signal TEST input through a test pin. And reset control means 7 for receiving a predetermined input signal IN input through the input pin and outputting a reset enable signal RSEN, the power-on reset signal POR and the test signal TEST. And logic means 9 for logically combining the reset enable signal RSEN to output a reset signal RESET.
도 3은 도 2의 파우워온 리셋 회로를 도시한 일반적인 회로도로서, 참조부호 N1 및 N2는 엔모스 트랜지스터이고, 참조부호 I1 및 I2는 인버팅 버퍼이다. 도 3의 파우워온 리셋 회로는 통상의 지식을 가진자에게 널리 알려진 공지의 사실이므로 여기에서 상세한 동작 설명은 생략한다.3 is a general circuit diagram illustrating the power-on reset circuit of FIG. 2, wherein N1 and N2 are NMOS transistors, and I1 and I2 are inverting buffers. Since the power-on reset circuit of FIG. 3 is well known to those skilled in the art, a detailed description of the operation is omitted here.
도 4는 도 2의 리셋 제어수단을 도시한 회로도이다. 도 4를 참조하면, 상기 리셋 제어수단은 입력 핀을 통해 입력되는 소정의 입력신호(IN)을 반전시키는 반전수단(I3)와, 상기 반전수단(I3)의 출력신호 및 테스트 핀을 통해 입력되는 소정의 테스트 신호(TEST)를 받아 논리곱하여 리셋 인에이블 신호(RSEN)을 출력하는 논리곱수단(AND)를 포함하여 구성된다. 여기에서 상기 반전수단(I3)은 인버터로 구성되어 있고 상기 논리곱수단(AND)는 앤드게이트로 구성되어 있다.4 is a circuit diagram showing the reset control means of FIG. Referring to FIG. 4, the reset control means includes an inverting means I3 for inverting a predetermined input signal IN input through an input pin, and an output signal and a test pin of the inverting means I3. And a logical multiplication means AND for receiving and testing the predetermined test signal TEST and outputting the reset enable signal RSEN. Here, the inverting means I3 is composed of an inverter, and the AND product AND is composed of an AND gate.
도 5는 도 2의 논리수단을 도시한 회로도이다. 도 5를 참조하면, 상기 논리수단은 상기 테스트 신호(TEST)를 반전시키는 반전수단(I4)와, 상기 반전수단(I4)의 출력신호 및 상기 파우워온 리셋 신호(POR)을 논리곱하는 논리곱수단(AND2)와, 상기 테스트 신호(TEST) 및 상기 리셋 인에이블 신호(RSEN)을 논리곱하는 또 다른 논리곱수단(AND3)와, 상기 두 개의 논리곱수단(AND2,AND3)의 출력신호들을 논리합하여 리셋 신호(RESET)를 출력하는 논리합수단(OR1)을 포함하여 구성된다. 여기에서 상기 반전수단(I4)는 인버터로 구성되어 있고, 상기 두 개의 논리곱수단(AND2,AND3)는 앤드게이트로 구성되어 있으며, 상기 논리합수단(OR1)은 오아게이트로 구성되어 있다.5 is a circuit diagram showing the logic means of FIG. Referring to FIG. 5, the logic means includes an inversion means I4 for inverting the test signal TEST, and an AND product for logically multiplying the output signal of the inversion means I4 and the power-on reset signal POR. AND2, another AND product AND3 for ANDing the test signal TEST, and the reset enable signal RSEN, and the output signals of the two AND products AND2 and AND3. And a logical sum means OR1 for outputting the reset signal RESET. Here, the inverting means I4 is configured as an inverter, the two AND products AND2 and AND3 are configured as AND gates, and the OR is OR1 as an OR gate.
이하 도 2 내지 도 5를 참조하여 본 발명의 실시예에 따른 리셋 회로의 동작을 설명하면 다음과 같다. 먼저 정상 모드(Normal Mode), 즉 칩이 실제로 동작하는 상태에서는 테스트 신호(TEST)가 논리로우이므로, 도 4에서 입력신호(IN)에 무관하게 리셋 인에이블 신호(RSEN)은 논리로우가 되고 이에 따라 도 5에서 파우워온 리셋 신호(POR)이 리셋 신호(RESET)가 된다. 반면에 테스트 모드, 즉 칩을 테스트하는 모드에서 테스트 신호(TEST)가 논리하이로 입력되면, 도 4에서 볼 수 있듯이 리셋 인에이블 신호(RSEN)은 입력신호(IN)의 상태에 따라 결정되게 된다. 예컨데 테스트 신호(TEST)가 논리하이로 입력되는 상태에서 입력신호(IN)이 논리하이로 입력되는 경우, 리셋 인에이블 신호(RSEN)은 논리로우가 되고 이에 따라 도 5에서 볼 수 있듯이 리셋 신호(RESET)가 논리로우로 비활성화된다. 또한 테스트 신호(TEST)가 논리하이로 입력되는 상태에서 입력신호(IN)이 논리로우로 입력되는 경우에는, 리셋 인에이블 신호(RSEN)이 논리하이가 되고 이에 따라 리셋 신호(RESET)가 논리하이로 활성화된다. 따라서 테스트 모드, 즉 테스트 신호(TEST)가 논리하이로 입력되는 상태에서는, 입력신호(IN)이 논리로우로 입력되는 경우 파우워온 리셋 신호(POR)에 무관하게 리셋 신호(RESET)가 활성화됨으로써 칩 내부의 모든 논리회로들을 리셋시키게 된다.Hereinafter, the operation of the reset circuit according to the embodiment of the present invention will be described with reference to FIGS. 2 to 5. First, since the test signal TEST is logically low in the normal mode, that is, in a state in which the chip is actually operating, the reset enable signal RSEN becomes logically low regardless of the input signal IN in FIG. Accordingly, the reset signal POR powered in FIG. 5 becomes the reset signal RESET. On the other hand, if the test signal TEST is input in logic high in the test mode, that is, the chip test mode, as shown in FIG. 4, the reset enable signal RSEN is determined according to the state of the input signal IN. . For example, when the input signal IN is input to logic high while the test signal TEST is input to logic high, the reset enable signal RSEN is logic low, and as shown in FIG. 5, the reset signal ( RESET) is deactivated to logic low. In addition, when the input signal IN is input to logic low while the test signal TEST is input to logic high, the reset enable signal RSEN is logic high, and accordingly, the reset signal RESET is logic high. Is activated. Therefore, in the test mode, that is, the state in which the test signal TEST is input in logic high, when the input signal IN is input in logic low, the reset signal RESET is activated regardless of the reset signal POR that is powered on. It will reset all internal logic circuits.
따라서 본 발명에 따른 리셋 회로를 채용하면, 칩을 테스트하는 테스트 모드에서 파우워온 리셋 신호에 무관하게 리셋 신호를 발생시킬 수 있으므로, 테스트 효율을 크게 높일 수 있는 장점이 있다.Therefore, when the reset circuit according to the present invention is adopted, the reset signal may be generated regardless of the reset signal powered in the test mode for testing the chip, thereby greatly increasing the test efficiency.
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