KR100223912B1 - Method of manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 아날로그 IC의 공정을 개선하여 트랜지스터를 고집적화에 적당하도록 한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which the process of an analog IC is improved to make the transistor suitable for high integration.

이를위한 본 발명의 반도체 소자의 제조방법은 반도체 기판에 상대적으로 좁은 폭을 갖는 제 1 트랜치와 상대적으로 넓은 폭을 갖는 제 2 트랜치를 형성하는 공정과, 상기 제 1, 제 2 트랜치 측면 및 하부에 제 1 절연층을 형성하는 공정과, 상기 제 2 트랜치의 제 1 절연층상에 제 2 절연층을 형성하는 공정과, 상기 제 1, 제 2 트랜치에 다결정 물질을 형성하는 공정과, 상기 제 2 트랜치의 다결정 물질 사이에 복수개의 절연층이 삽입되어 분할되도록 형성하는 공정과, 제 1 트랜치에 이온주입을 통해 소오스/드레인 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.A method of manufacturing a semiconductor device of the present invention for this purpose is to form a first trench having a relatively narrow width and a second trench having a relatively wide width in the semiconductor substrate, the first and second trench side and bottom Forming a first insulating layer, forming a second insulating layer on the first insulating layer of the second trench, forming a polycrystalline material in the first and second trenches, and forming the second trench. And forming a plurality of insulating layers between the polycrystalline materials to form a plurality of insulating layers, and forming a source / drain region through ion implantation in the first trench.

Description

반도체 소자의 제조방법Manufacturing method of semiconductor device

본 발명은 반도체 소자에 관한 것으로, 특히 아날로그 IC의 공정을 개선하여 트랜지스터를 고집적화에 적당하도록 한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which the process of an analog IC is improved to make the transistor suitable for high integration.

이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법을 대하여 설명하면 다음과 같다.Hereinafter, a manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.

도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정 단면도이다.1A to 1C are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.

먼저, 도 1a에 도시한 바와같이 반도체 기판(1)상에 활성영역을 정의한 후, 로코스(Locos) 공정을 이용하여 소자격리 영역으로 이용되는 필드 산화막(2)을 형성한다.First, as shown in FIG. 1A, an active region is defined on a semiconductor substrate 1, and then a field oxide film 2 used as a device isolation region is formed using a Locos process.

그리고 상기 필드 산화막(2)을 포함한 전면에 제 1 폴리 실리콘층(3)을 증착하고 패터닝 하여 상기 필드 산화막(2)상에 커패시터의 하부전극(3a)을 형성한다. 이때, 상기 제 1 폴리 실리콘층(3)은 저항역할을 한다.The first polysilicon layer 3 is deposited and patterned on the entire surface including the field oxide layer 2 to form the lower electrode 3a of the capacitor on the field oxide layer 2. In this case, the first polysilicon layer 3 serves as a resistance.

이어, 도 1b에 도시한 바와같이 커패시터의 하부전극(3a)을 포함한 기판(1) 전면에 제 1 절연층(4)을 증착한 후, 선택적으로 패터닝 하여 상기 활성영역 및 상기 커패시터의 하부전극(3a)상에 제 1 절연층(4)을 형성한다. 그리고 상기 제 1 절연층(4)을 포함한 기판(1) 전면에 제 2 폴리 실리콘층(5)을 증착한 후, 선택적으로 패터닝하여 게이트 전극(5b) 및 커패시터의 상부전극(5a)을 형성한다.Subsequently, as illustrated in FIG. 1B, a first insulating layer 4 is deposited on the entire surface of the substrate 1 including the lower electrode 3a of the capacitor, and then selectively patterned to form the active region and the lower electrode of the capacitor. The first insulating layer 4 is formed on 3a). The second polysilicon layer 5 is deposited on the entire surface of the substrate 1 including the first insulating layer 4, and then selectively patterned to form the gate electrode 5b and the upper electrode 5a of the capacitor. .

이어서, 도 1c에 도시한 바와같이 게이트 전극(5b)을 마스크로 이용하여 저농도 불순물 이온주입을 통해 LDD 영역을 형성하고, 상기 게이트 전극(5b) 및 커패시터의 상부전극(5a)상을 포함한 기판(1) 전면에 제 2 절연층을 형성한 후, 에치백 공정을 이용하여 상기 게이트 전극(5b) 및 커패시터의 하부전극(3a) 그리고 커패시터의 상부전극(5a) 측면에 제 2 절연층 측벽(6)을 형성한다. 그리고 상기 제 2 절연층 측벽(6)을 마스크로 이용하여 고농도 불순물 이온주입을 통해 활성영역에 소오스/드레인 영역을 형성한다.Subsequently, as shown in FIG. 1C, the LDD region is formed through low concentration impurity ion implantation using the gate electrode 5b as a mask, and includes a substrate including the gate electrode 5b and the upper electrode 5a of the capacitor. 1) After the second insulating layer is formed on the entire surface, a second insulating layer sidewall 6 is formed on the side of the gate electrode 5b, the lower electrode 3a of the capacitor, and the upper electrode 5a of the capacitor using an etch back process. ). A source / drain region is formed in the active region through the implantation of high concentration impurity ions using the second insulating layer sidewall 6 as a mask.

그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.However, the above conventional method of manufacturing a semiconductor device has the following problems.

첫째, 필드 산화막상에 커패시터를 형성하므로 단차가 발생하여 후 공정에 있어 평탄화가 좋지 못하다.First, since a capacitor is formed on the field oxide film, a step is generated, so that planarization is poor in a later process.

둘째, 용량이 큰 커패시터 또는 큰 저항을 구현하기 위해서는 많은 면적을 차지 하므로 집적도가 떨어진다.Second, in order to realize a large capacitor or a large resistor, it takes up a large area and thus the density is low.

셋째, 용량이 작은 트랜지스터에 있어서는 트랜지스터 간의 상호 격리가 불완전 하였다.Third, in the case of small transistors, the mutual isolation between the transistors is incomplete.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 기판에 복수개의 트랜치를 형성하여 트랜지스터를 고집적화에 적당하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a method of manufacturing a semiconductor device in which a plurality of trenches are formed on a substrate so that the transistor is suitable for high integration.

도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정 단면도1A to 1C are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 제조방법을 나타낸 공정 단면도2a to 2d is a cross-sectional view showing a manufacturing method according to an embodiment of the present invention

도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 제조방법을 나타낸 공정 단면도3A to 3D are cross-sectional views illustrating a manufacturing method according to another embodiment of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

20,30 : 반도체 기판 21a,31a : 제 1 트랜치20,30 semiconductor substrate 21a, 31a first trench

21b,31b : 제 2 트랜치 22,32 : 제 1 절연층21b, 31b: second trench 22, 32: first insulating layer

23,33 : 제 2 절연층 24,34 : 제 1 폴리 실리콘층23,33: second insulating layer 24,34: first polysilicon layer

25,35 : 제 3 절연층 36 : 제 2 폴리 실리콘층25,35 Third insulating layer 36 Second polysilicon layer

상기와 같은 본 발명의 반도체 소자의 제조방법은 반도체 기판에 상대적으로 좁은 폭을 갖는 제 1 트랜치와 상대적으로 넓은 폭을 갖는 제 2 트랜치를 형성하는 공정과, 상기 제 1, 제 2 트랜치 측면 및 하부에 제 1 절연층을 형성하는 공정과, 상기 제 2 트랜치의 제 1 절연층상에 제 2 절연층을 형성하는 공정과, 상기 제 1, 제 2 트랜치에 다결정 물질을 형성하는 공정과, 상기 제 2 트랜치의 다결정 물질 사이에 복수개의 절연층이 삽입되어 분할되도록 형성하는 공정과, 상기 제 1 트랜치에 이온주입을 통해 소오스/드레인 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.The method of manufacturing a semiconductor device of the present invention as described above comprises the steps of forming a first trench having a relatively narrow width and a second trench having a relatively wide width in a semiconductor substrate, and forming the first and second trench sides and lower portions. Forming a first insulating layer in the first insulating layer, forming a second insulating layer on the first insulating layer of the second trench, forming a polycrystalline material in the first and second trenches, and the second And forming a plurality of insulating layers between the polycrystalline materials of the trench so as to be divided and forming a source / drain region by implanting ions into the first trench.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 제조방법을 나타낸 공정 단면도이고, 도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 제조방법을 나타낸 공정 단면도이다.2A to 2D are cross-sectional views illustrating a manufacturing method according to an embodiment of the present invention, and FIGS. 3A to 3D are cross-sectional views illustrating a manufacturing method according to another embodiment of the present invention.

도 2a에 도시한 바와같이 반도체 기판(20)상에 제 1 포토레지스트(PR1)를 증착하고 노광 및 현상공정을 이용하여 패터닝 한후, 상기 패터닝된 제 1 포토레지스트(PR1)를 마스크로 하여 상기 반도체 기판(20)을 소정깊이로 식각하여 상대적으로 좁은 폭을 갖는 제 1 트랜치(21a)와 상대적으로 넓은 폭을 갖는 제 2 트랜치(21b)를 형성한다.As shown in FIG. 2A, the first photoresist PR1 is deposited on the semiconductor substrate 20 and patterned using an exposure and development process. The patterned first photoresist PR1 is used as a mask. The substrate 20 is etched to a predetermined depth to form a first trench 21a having a relatively narrow width and a second trench 21b having a relatively wide width.

이어서, 도 2b에 도시한 바와같이 제 1 포토레지스트(PR1)를 제거한 후, 상기 제 1, 제 2 트랜치(21a)(21b)를 포함한 기판(20) 전면에 제 1 절연층, 제 2 절연층(22)(23)을 차례로 형성한다. 그리고 상기 제 2 절연층(23)상에 포토레지스트(도면에 도시하지 않았음)을 증착하고 상기 제 2 트랜치(21b)상에만 남도록 패터닝하여 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 제 2 절연층(23)을 제거한다.Subsequently, after removing the first photoresist PR1 as shown in FIG. 2B, the first insulating layer and the second insulating layer are formed on the entire surface of the substrate 20 including the first and second trenches 21a and 21b. (22) (23) are formed in order. And depositing a photoresist (not shown) on the second insulating layer 23 and patterning the photoresist to remain only on the second trench 21b to use the patterned photoresist as a mask for the second insulation. The layer 23 is removed.

이때, 상기 제 1 절연층(22)은 산화막으로서 게이트 절연막이며, 60∼150Å이다.At this time, the first insulating layer 22 is a gate insulating film as an oxide film, and is 60 to 150 GPa.

이어 상기 제 1, 제 2 트랜치(21a)(21b)을 포함한 기판(20) 전면에 폴리 실리콘층(24)을 형성하고, 평탄화 한다.Subsequently, a polysilicon layer 24 is formed on the entire surface of the substrate 20 including the first and second trenches 21a and 21b and planarized.

이어서, 도 2c에 도시한 바와같이 CMP(Chemical Mechanical Polishing:화학 기계적 경연 연마) 공정을 이용하여 상기 폴리 실리콘층(24)을 상기 제 1, 제 2 트랜치(21a)(21b)에 매립되도록 한후, 상기 제 2 트랜치(21b)상에 제 2 포토레지스트(PR2)를 증착하고 노광 및 현상공정을 이용하여 선택적으로 패터닝한다. 그리고 상기 패터닝된 제 2 포토레지스트(PR2)를 마스크로 이용하여 선택적으로 폴리 실리콘층(24)을 제거한다.Subsequently, the polysilicon layer 24 is embedded in the first and second trenches 21a and 21b by using a chemical mechanical polishing (CMP) process as shown in FIG. 2C. The second photoresist PR2 is deposited on the second trench 21b and selectively patterned using an exposure and development process. The polysilicon layer 24 is selectively removed using the patterned second photoresist PR2 as a mask.

여기서, 상기 제 2 트랜치(21b)의 폴리 실리콘층(24)을 선택적으로 제거하므로 커패시터의 수를 조절할 수 있다.Here, the number of capacitors can be adjusted by selectively removing the polysilicon layer 24 of the second trench 21b.

이어, 도 2d에 도시한 바와같이 제 2 포토레지스트(PR2)를 제거하고, 상기 제 2 트랜치(21b)를 포함한 전면에 제 3 절연층(25)을 증착한 후, 에치백 공정을 이용하여 상기 제 2 트랜치(21b)의 폴리 실리콘층(24) 측면에 제 3 절연층(25)을 형성한다. 그리고 상기 제 1 트랜치(21a) 영역에 불순물 이온주입을 통해 상기 제 1 트랜치(21a) 측면에 소오스/드레인 영역을 형성한다. 이때, 상기 제 1 트랜치(21a)는 게이트 역할을 하고, 상기 제 2 트랜치(21b)는 커패시터 및 저항 역할을 한다.Subsequently, as shown in FIG. 2D, the second photoresist PR2 is removed, the third insulating layer 25 is deposited on the entire surface including the second trench 21b, and then the etch back process is used. A third insulating layer 25 is formed on the side of the polysilicon layer 24 of the second trench 21b. A source / drain region is formed on the side surface of the first trench 21a through the implantation of impurity ions into the first trench 21a. In this case, the first trench 21a serves as a gate, and the second trench 21b serves as a capacitor and a resistor.

도 3a에 도시한 바와같이 반도체 기판(30)상에 제 1 포토레지스트(PR1)를 증착하고 노광 및 현상공정을 이용하여 패터닝 한후, 상기 패터닝된 제 1 포토레지스트(PR1)를 마스크로 하여 상기 반도체 기판(30)을 소정깊이로 식각하여 상대적으로 좁은 폭을 갖는 제 1 트랜치(31a)와 상대적으로 넓은 폭을 갖는 제 2 트랜치(31b)를 형성한다.As shown in FIG. 3A, the first photoresist PR1 is deposited on the semiconductor substrate 30 and patterned using an exposure and development process, and then the semiconductor is patterned using the patterned first photoresist PR1 as a mask. The substrate 30 is etched to a predetermined depth to form a first trench 31a having a relatively narrow width and a second trench 31b having a relatively wide width.

이어서, 도 3b에 도시한 바와같이 제 1 포토레지스트(PR1)를 제거한 후, 상기 제 1, 제 2 트랜치(31a)(31b)를 포함한 기판(30) 전면에 제 1 절연층, 제 2 절연층(32)(33)을 차례로 형성한다. 그리고 상기 제 2 절연층(33)상에 포토레지스트(도면에 도시하지 않았음)을 증착하고 상기 제 2 트랜치(31b)상에만 남도록 패터닝하여 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 제 2 절연층(33)을 제거한 후, 상기 제 1, 제 2 트랜치(31a)(31b)를 포함한 기판(30) 전면에 제 1 폴리 실리콘층(34)을 형성한다.Subsequently, after removing the first photoresist PR1 as shown in FIG. 3B, the first insulating layer and the second insulating layer are formed on the entire surface of the substrate 30 including the first and second trenches 31a and 31b. (32) (33) are formed in order. And depositing a photoresist (not shown) on the second insulating layer 33 and patterning the photoresist to remain only on the second trench 31b to use the patterned photoresist as a mask for the second insulation. After the layer 33 is removed, the first polysilicon layer 34 is formed on the entire surface of the substrate 30 including the first and second trenches 31a and 31b.

이어, 도 3c에 도시한 바와같이 에치백 공정을 이용하여 상기 제 1 폴리 실리콘층(34)을 상기 제 1 트랜치(31a)에 매립하고, 제 2 트랜치(31b)의 측면에 형성한다. 그리고 상기 제 2 트랜치(31b)를 포함한 전면에 제 3 절연층(35)을 형성한 후, 에치백 공정을 이용하여 상기 제 2 트랜치(31b)의 제 1 폴리 실리콘층(34) 측면에 제 3 절연층(35)을 형성한다.Next, as illustrated in FIG. 3C, the first polysilicon layer 34 is embedded in the first trench 31a by using an etch back process, and is formed on the side surface of the second trench 31b. After the third insulating layer 35 is formed on the entire surface including the second trench 31b, the third polysilicon layer 34 of the second trench 31b is formed on the side surface of the second trench 31b by using an etch back process. The insulating layer 35 is formed.

이어서, 도 3d에 도시한 바와같이 제 2 트랜치(31b)를 포함한 전면에 제 2 폴리 실리콘층(36)을 증착하고, 에치백 공정을 이용하여 상기 제 3 절연층(35) 측면에 제 2 폴리 실리콘층(36)을 형성한다. 이때, 상기 제 1 트랜치(31a)는 게이트 역할을 하고, 제 2 트랜치(31b)는 커패시터 역할을 한다.Subsequently, a second polysilicon layer 36 is deposited on the entire surface including the second trench 31b as shown in FIG. 3D, and the second poly layer is formed on the side surface of the third insulating layer 35 using an etch back process. The silicon layer 36 is formed. In this case, the first trench 31a serves as a gate, and the second trench 31b serves as a capacitor.

한편, 상기와 같은 공정을 반복하여 커패시터의 수를 조절할 수 있다.Meanwhile, the number of capacitors may be adjusted by repeating the above process.

그리고 상기 제 1 트랜치(31a) 영역에 불순물 이온주입을 통해 소오스/드레인 영역을 형성한다.A source / drain region is formed in the first trench 31a through impurity ion implantation.

이상에서 설명한 바와같이 본 발명의 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the semiconductor device of the present invention has the following effects.

첫째, 트랜치를 형성하여 게이트 및 커패시터를 형성하므로 후 공정의 배선공정에 있어서 평탄화가 좋다.First, since trenches are formed to form gates and capacitors, planarization is good in a wiring process of a later process.

둘째, 게이트 영역을 세로로 형성하므로 실제 크기보다 채널 길이가 더 길어져 숏-채널(Short-Channel effect) 효과를 감소 시켜 고집적 회로에 용이하다.Second, since the gate region is formed vertically, the channel length is longer than the actual size, thereby reducing the short-channel effect, which is easy for high integration circuits.

셋째, 커패시터를 상호 직·병렬이 가능하므로 좁은 면적에서도 큰 값 또는 작은 값을 구현하기가 쉽다.Third, since capacitors can be directly and parallel to each other, it is easy to realize large or small values even in a small area.

넷째, 트랜치내의 폴리 실리콘층을 저항으로 사용하므로 불순물을 선택적으로 이온주입하면 저항값을 쉽게 조절할 수 있다.Fourthly, since the polysilicon layer in the trench is used as a resistor, selective ion implantation of impurities can easily adjust the resistance value.

다섯째, 소자 격리영역으로 이용되는 격리막을 위한 공정이 필요없어 공정이 단축된다.Fifth, the process is not necessary because the process for the isolation film used as the device isolation region is not necessary.

Claims (7)

반도체 기판에 상대적으로 좁은 폭을 갖는 제 1 트랜치와 상대적으로 넓은 폭을 갖는 제 2 트랜치를 형성하는 공정과;Forming a first trench having a relatively narrow width and a second trench having a relatively wide width in the semiconductor substrate; 상기 제 1, 제 2 트랜치에 제 1 절연층을 형성하는 공정과;Forming a first insulating layer in the first and second trenches; 상기 제 2 트랜치에 제 2 절연층을 형성하는 공정과;Forming a second insulating layer in the second trench; 상기 제 1, 제 2 트랜치에 다결정 물질을 형성하는 공정과;Forming a polycrystalline material in the first and second trenches; 상기 제 2 트랜치의 다결정 물질 사이에 복수개의 절연층이 삽입되어 분할되도록 형성하는 공정과;Forming a plurality of insulating layers by inserting and dividing the plurality of insulating layers between the polycrystalline materials of the second trench; 상기 제 1 트랜치에 이온주입을 통해 소오스/드레인 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.And forming a source / drain region through ion implantation in the first trench. 제 1 항에 있어서,The method of claim 1, 상기 제 2 트랜치의 다결정 물질 사이에 복수개의 절연층이 삽입되어 분할되도록 하는 공정에 있어서,In the process of inserting and partitioning a plurality of insulating layers between the polycrystalline material of the second trench, 상기 제 2 트랜치에 포토리소그래피 공정을 이용하여 상기 다결정 물질을 선택적으로 패터닝 하는 공정과;Selectively patterning the polycrystalline material in the second trench using a photolithography process; 상기 제 2 트랜치의 다결정 사이에 제 3 절연층을 형성하는 공정을 더 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.And forming a third insulating layer between the polycrystals of the second trench. 제 1 항에 있어서,The method of claim 1, 상기 제 2 트랜치의 다결정 물질 사이에 복수개의 절연층이 삽입되어 분할되도록 하는 공정에 있어서,In the process of inserting and partitioning a plurality of insulating layers between the polycrystalline material of the second trench, 상기 제 1 다결정 물질을 에치백 공정을 이용하여 상기 제 1 트랜치에 매립하고, 상기 제 2 트랜치 측면에 형성하는 공정과;Embedding the first polycrystalline material in the first trench using an etch back process and forming a side of the second trench; 상기 제 2 트랜치를 포함하여 전면에 제 3 절연층을 형성하는 공정과;Forming a third insulating layer on the entire surface including the second trench; 상기 제 3 절연층을 에치백 공정을 이용하여 상기 제 2 트랜치의 제 1 다결정 물질 측면에 형성하는 공정을 더 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.And forming the third insulating layer on the side of the first polycrystalline material of the second trench using an etch back process. 제 1 항에 있어서,The method of claim 1, 상기 제 1 트랜치의 다결정 물질은 게이트 역할을 하고, 상기 제 2 트랜치의 다결정 물질은 커패시터와 저항 역할을 하는 것을 특징으로 하는 반도체 소자의 제조방법.Wherein the polycrystalline material of the first trench serves as a gate and the polycrystalline material of the second trench serves as a capacitor and a resistor. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 2 트랜치의 다결정 물질을 저항으로 사용하므로 불순물을 선택적으로 이온주입하여 저항값을 조절 하는 것을 특징으로 하는 반도체 소자의 제조방법.Since the polycrystalline material of the second trench is used as a resistance, a method of manufacturing a semiconductor device, characterized in that the resistance value is adjusted by selectively ion implanting impurities. 제 4 항에 있어서,The method of claim 4, wherein 상기 커패시터의 수를 가변적으로 형성 하는 것을 특징으로 하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device, characterized in that the number of the capacitor is variably formed. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연층은 60∼150Å정도 임을 특징으로 하는 반도체 소자의 제조방법.The first insulating layer is a manufacturing method of a semiconductor device, characterized in that about 60 ~ 150Å.
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