KR100223877B1 - 에이치디티브이(hdtv)와 디브이티알(dvtr) 인터페이스 시스템 - Google Patents

Abstract

본 발명은 HDTV 신호를 NTSC 규격의 DVTR에 기록/재생시 HDTV 신호와 DVTR 신호의 포맷매칭을 위한 HDTV와 DVTR 인터페이스 시스템에 관한 것으로, 종래의 RS 엔코딩시 발생한 에러 플래그 정보에 의해 반복기록된 일정한 프레임 딜레이를 갖는 2개의 동일 데이타중 에러가 적은 쪽을 선택하고 RS 디코딩하여 에러가 수정되게 함으로써 완전한 에러정정이 이루어지지 않던 점을 감안하여 본 발명은 HD 데이타를 D3 데이타로 기록하는 기록 시스템에서는 입력되는 HD 데이타를 RS 엔코딩한 후 D3 데이타로 포맷변환하여 D3 프레임에 4회 반복 기록하고, D3 데이타를 HD 데이타로 재생하는 재생 시스템에서는 상기 기록 시스템에 의해 4회 반복 기록된 D3 데이타를 HD 데이타로 디포맷팅하여 RS 디코딩한 후 상기 4회 반복 기록된 데이타중 에러가 가장 적은 데이타를 HD 데이타로 출력하도록 함으로써 종래에 비해 에러정정 능력을 향상시킨 것이다. 그리고 본 발명은 향후 HDTV나 디지탈 TV가 실제로 방송되고 DVTR과 더불어 방송장비로 사용될 경우 에러-프리(Error-Free) 시스템으로 유용할 것이다.

Description

에이치디티브이(HDTV)와 디브이티알(DVTR) 인터페이스 시스템

본 발명은 HDTV와 DVTR 인터페이스 시스템에 관한 것으로, 특히 HDTV 신호를 NTSC 규격의 DVTR에 기록/재생시 HDTV 신호와 DVTR 신호의 포맷매칭을 위한 HDTV와 DVTR 인터페이스 시스템에 관한 것이다.

일반적으로 HDTV 신호를 HDVCR이나 DVTR에 기록/재생하기 위해서는 HDTV와 HDVCR이나 DVTR은 서로 신호포맷이 다르기 때문에 신호포맷을 변경하여 서로간의 신호포맷을 매칭시켜 주어야 한다.

그리고 도 1에 도시한 바와 같은 인터페이스 기록/재생 시스템에서 기록시 인터페이스는 트랜스포트 엔코더로 부터 입력되는 GA(Grand Alliance) 포맷의 HDTV 데이타를 DVTR에 기록하도록 하고, 재생시에는 DVTR의 데이타를 GA 포맷으로 포맷변환하여 트랜스미터로 출력하는 역할을 하며, 리시버로 부터의 데이타를 DVTR에 기록하고, 재생시에는 트랜스포트 디코더로 데이타를 출력하는 역할을 한다. 즉, 인터페이스는 GA 데이타(이하, HD 데이타라 칭함)와 DVTR 데이타(이하, D3 데이타라 칭함)의 신호포맷을 매칭시키는 신호포맷 변환기능을 수행한다.

여기서, 상기 기록시 인터페이스로 입력되는 트랜스포트 데이타 즉, HD 데이타 포맷은 도 2에 도시한 바와 같이 클럭 레이트는 513H이고, 1세그먼트는 626 클럭 싸이클로 되어 있으며, 각 세그먼트중 188바이트는 데이타 구간이고, 438바이트는 비어있는 구간(Invalid Bytes)이다.

그리고 상기와 같은 신호포맷 변환을 위한 종래의 시스템의 일례로는 미국특허 5,289,277호를 들 수 있으며, 이는 HDTV와 DVTR간의 신호포맷 변경 시스템으로 HDTV 신호를 DVTR에 기록하거나 DVTR 신호를 HDTV로 재생시 발생할수 있는 에러를 RS(Reed-Solomon) 에러정정기를 이용하여 제거하고 있으며, RS 디코딩시 에러상태를 모니터링하여 테스트자가 인식할 수 있도록 하고 있다.

이때, 기록시는 도 3과 같은 기록 시스템에 의해 HD 데이타를 D3 데이타 형태로 변환하게 된다.

즉, 513H의 클럭 레이트로 입력되는 HD 데이타는 312 세그먼트 스트림의 HD 데이타를 313 세그먼트 스트림으로 변환하기 위한 입력 FIFO(1)를 거쳐 RS 엔코더(2)에 입력되어 RS 엔코딩 된다. 이때, 상기 RS 엔코더(2)에서는 1세그먼트 188 데이타 바이트에 10바이트의 RS 패리티 및 10바이트의 에러 플래그 정보를 발생시킨다.

그리고 상기 RS 엔코더(2)의 출력(171 클럭 레이트)은 레코딩 FIFO(3)를 통하여 D3 포맷터(4)로 입력된다.

한편, NTSC 동기발생부(5)는 상기 입력 FIFO(1)를 통해 입력되는 513H 클럭에 의해 NTSC 프레임 및 수평동기 신호를 발생하여 D3 데이타를 얻기 위한 14.3MHz의 클럭을 발생하는 PLL(6)의 제어신호로 입력함과 동시에 레코딩 FIFO 제어부(7)에 NTSC 동기신호를 입력한다.

이에 따라 상기 레코딩 FIFO 제어부(7)는 레코딩 FIFO(3)의 라이드 및 리드클럭과 리셋을 발생하며, 이에 따라 상기 레코딩 FIFO(3)를 통하여 NSTC 형태의 데이타(NTSC Formed Data)에서 D3 데이타 형태로 포맷변환이 이루어지게 된다.

즉, 도 5에 도시한 바와 같이 NSTC 형태의 데이타의 A 프레임의 262HA 데이타가 D3 데이타 형태의 제 1 데이타(COPY 1), 제 2 데이타(COPY 2)로 포맷변환된다. 이때, 제 1, 제 2 데이타(COPY 1),(COPY 2)는 동일한 데이타이다.

한편, 상기 D3 포맷터(4)는 레코딩 FIFO(3)의 출력 데이타를 D3 형태로 포맷변환하여 이를 동기삽입부(10)로 입력한다.

이때, D3 데이타로의 포맷변환은 다음과 같이 이루어진다.

먼저, DVTR은 1바이트 데이타의 범위를 제한하고 있어 이를 데이타 변환이 필요함에 따라 1바이트의 HD 데이타를 니블링(Nibbling)하여 2바이트로 만들고, 각 니블을 코딩하여 7비트의 데이타를 만든 뒤, MSB는 7번째 비트를 인버젼하여 결과적으로 1바이트의 데이타를 2바이트의 D3 데이타로 변환하며, HD 프레임 주기마다 프레임 마커를 삽입한다.

한편, 롬 제어부(8)는 상기 레코딩 FIFO 제어부(7)로 부터의 제어신호에 따라 NTSC 동기신호가 저장되어 있는 동기 데이타 롬(9)을 제어하여 상기 동기삽입부(10)로 NSTC 동기신호가 출력되도록 한다.

이에 따라 상기 동기 삽입부(10)는 상기 D3 포맷터(4)로 부터의 D3 형태로 포맷된 데이타에 동기 데이타 롬(9)으로 부터의 NTSC 동기신호를 적정한 위치에 삽입하여 D3 데이타 스트림을 만들어 출력하게 된다.

한편, 재생시는 도 4와 같은 재생 시스템에 의해 D3 데이타 형태로 저장되어 있는 데이타를 HD 데이타 형태로 재생하게 된다.

이는 먼저 입력되는 D3 데이타 및 클럭은 D3 형태로 포맷된 데이타를 다시 171H 클럭 레이트의 데이타로 변환하기 위한 제 1, 제 2 FIFO(11),(12)를 거쳐 패리티 체킹 및 비교부(13)로 입력된다.

상기 패리티 체킹 및 비교부(13)는 매 바이트 마다 해밍 디코딩하여 에러상태를 체킹하고 상기 제 1 FIFO(11)의 제 1 데이타(COPY 1)와 제 2 FIFO(12)의 제 2 데이타(COPY 2)중 에러가 적은 쪽을 기록 시스템의 RS 엔코더(2)에서 발생한 에러 플래그 정보에 의해 선택하여 RS 디코더(14)로 출력한다. 여기서, 상기 제 1, 제 2 FIFO(11),(12)의 제 1, 제 2 데이타(COPY 1),(COPY 2)는 일정 프레임 딜레이를 갖는 동일 데이타이다.

이에 따라 상기 RS 디코더(14)는 RS 디코딩하여 에러를 수정하며, 이 RS 디코더(14)의 출력은 출력 FIFO(15)를 거쳐 313 세그먼트 프레임 단위의 데이타가 312 프레임 단위의 HD 데이타 스트림 형태로 출력된다.

한편, 프레임 마커 검출부(16)는 상기 제 2 FIFO(12)의 출력으로 부터 기록 시스템의 D3 포맷터(4)에서 HD 프레임 주기로 프레임 마커를 삽입한 것을 검출해내어 HD 프레임 동기신호를 발생하여 상기 RS 디코더(14)로 출력한다.

그리고 입력되는 D3 데이타로 부터 동기신호를 검출하여 이로부터 동기신호를 발생하는 동기검출 및 발생부(17)로 부터의 동기신호 출력에 따라 재생 FIFO 제어부(18)에서 상기 제 1, 제 2 FIFO(11),(12)를 제어하기 위한 리드 및 라이트 클럭과 리셋을 발생하며, 이때 상기 제 1, 제 2 FIFO(11),(12)의 라이트 클럭은 D3 클럭이고 리드 클럭은 HD 클럭이다.

그리고 PLL(18)은 상기 동기검출 및 발생부(17)의 제어신호에 따라 HD 데이타를 얻기 위한 64MHz의 클럭을 발생한다.

종래의 HD 데이타와 D3 데이타의 신호포맷 변환 시스템에서는 RS 엔코딩시 발생한 에러 플래그 정보에 의해 반복기록된 일정한 프레임 딜레이를 갖는 2개의 동일 데이타중 에러가 적은 쪽을 선택하여 RS 디코딩하여 에러를 수정하게 되나, 이때 상기 일정한 프레임 딜레이를 갖는 2개의 동일 데이타중에서 에러가 적은 쪽을 선택하게 되므로 완전한 에러정정을 행할 수 없는 단점이 있었다.

본 발명은 이러한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 HD 데이타를 D3 프레임에 4번 반복하여 기록하고 재생시 RS 디코딩하여 에러를 수정한 후 에러 플래그에 의해 기록시 상기 4번 반복하여 기록된 데이타중 에러가 가장 적은 데이타를 출력시킴으로써 에러정정 능력을 향상시킨 HDTV와 DVCR 인터페이스 시스템을 제공함에 있다.

도 1은 일반적인 인터페이스 기록/재생 시스템의 구성도

도 2는 도 1에서의 트랜스포트 데이타 포맷을 나타낸 도면

도 3은 종래의 HDTV와 DVCR 인터페이스 시스템의 기록 시스템의 구성도

도 4는 종래의 HDTV와 DVCR 인터페이스 시스템의 재생 시스템의 구성도

도 5는 도 3에서의 NTSC 형태의 데이타의 D3 데이타로의 매핑도

도 6은 본 발명에 따른 HDTV와 DVTR 인터페이스 시스템의 기록 시스템의 구성도

도 7은 본 발명에 따른 HDTV와 DVTR 인터페이스 시스템의 재생 시스템의 구성도

도 8a 및 도 8b는 본 발명의 설명을 위한 D3 포맷팅 다이어그램

도 9는 본 발명의 설명을 위한 D3 프레임 포맷을 나타낸 도면

도면의 주요부분에 대한 부호의 설명

21 : RS 엔코더 22 : 레코딩 FIFO

23 : D3 포맷터 24, 32 : 메모리

25 : NTSC 동기발생부 26, 36 : PLL

27 : 레코딩 FIFO 제어부 28 : 롬 제어부

29 : 동기 데이타 롬 30 : 동기 삽입부

31 : 디포맷터 33a-33d : 제 1-제 4 FIFO

34 : 재생 FIFO 제어부 35 : 동기검출 및 발생부

37a-37d : 제 1-제 4 RS 디코더 38 : 에러 플래그 체킹 및 선택부

39 : 출력 FIFO

본 발명의 특징은 입력되는 HD 데이타와 RS 엔코딩한 후 D3 데이타로 포맷변환하여 일정 횟수 반복 기록하는 기록수단과, 상기 기록수단에 의해 일정횟수 반복 기록된 D3 데이타를 HD 데이타로 디포맷팅하여 RS 디코딩한 후 에러가 가장 적은 데이타를 HD 데이타로 출력하는 재생수단으로 구성되는 HDTV와 DVCR 인터페이스 시스템에 있다.

이하, 본 발명의 일실시예를 첨부도면을 참조로 하여 상세히 설명한다.

도 6은 본 발명에 따른 HDTV와 DVCR 인터페이스 시스템의 기록 시스템의 블록 구성도를 도시한 것으로, 입력되는 HD 데이타를 RS 엔코딩하는 RS 엔코더(21)와, 상기 RS 엔코더(21)의 HD 포맷 데이타를 D3 포맷형태로 변환하기 위한 레코딩 FIFO(22)와, 상기 레코딩 FIFO(22)의 출력 데이타를 D3 데이타로 포맷팅하는 D3 포맷터(23)와, HD 데이타와 D3 데이타의 포맷을 맞추기 위해 상기 D3 포맷터(23)의 출력 데이타를 D3 데이타 형태의 제 1-제 4 데이타(COPY 1-COPY 4)로 출력하기 위한 딜레이용 메모리(24)와, 입력되는 클럭에 의해 NTSC 프레임 및 수평동기 신호를 발생하는 NTSC 동기발생부(25)와, 상기 NTSC 동기발생부(25)로 부터의 제어신호에 의해 D3 데이타를 얻기 위한 14.3MHz의 클럭을 발생하는 PLL(26)과, 상기 NTSC 동기발생부(25)의 동기신호 출력에 따라 상기 레코딩 FIFO(22)의 라이트 및 리드클럭과 리셋을 제어하는 레코딩 FIFO 제어부(27)와, NTSC 동기 데이타가 저장되어 있는 동기 데이타 롬(29)과, 상기 레코딩 FIFO 제어부(26)의 제어에 따라 상기 동기 데이타 롬(29)의 출력을 제어하는 롬 제어부(28)와, 상기 D3 포맷터(23)로 부터 출력되는 D3 형태로 포맷된 데이타에 상기 동기 데이타 롬(29)으로 부터의 동기 데이타를 적정한 위치에 스위칭하여 D3 데이타 스트림으로 출력하는 동기 삽입부(30)로 구성된다.

또한, 도 7은 본 발명에 따른 HDTV와 DVTR 인터페이스 시스템의 재생 시스템의 블록 구성도를 도시한 것으로, 상기 기록 시스템의 D3 포맷터(23)에 의해 포맷팅된 데이타를 HD 데이타 형태로 디포맷팅하는 디포맷터(31)와, 상기 디포맷터(31)를 통하여 출력되는 HD 형태의 제 1-제 4 데이타(COPY 1-COPY 4)를 동일시간대로 정렬하기 위한 딜레이용 메모리(32)와, 상기 메모리(32)에 의해 딜레이된 디포맷팅된 데이타를 HD 타이밍에 맞추어 동시에 병렬로 출력하기 위한 제 1-제 4 FIFO(33a-33d)와, 상기 제 1-제 4 FIFO(33a-33d)의 입출력을 제어하는 재생 FIFO 제어부(34)와, 입력되는 D3 데이타로 부터 동기신호를 찾아내고 이로부터 재생 시스템의 기준 동기신호를 발생하는 동기검출 및 발생부(35)와, 상기 동기검출 및 발생부(35)로 부터의 제어신호에 따라 HD 데이타를 얻기 위한 64MHz 클럭을 발생하는 PLL(36)과, 상기 제 1-제 4 FIFO(33a-33d)의 출력을 각각 RS 디코딩하여 디코딩된 데이타와 에러 플래그 정보를 출력하는 제 1-제 4 RS 디코더(37a-37d)와, 상기 제 1-제 4 RS 디코더(37a-37d) 출력의 에러 플래그를 체킹하여 상기 제 1-제 4 RS 디코더(37a-37d)의 출력중 에러가 가장 적은 데이타를 선택하는 에러 플래그 체킹 및 선택부(38)와, 상기 에러 플래그 체킹 및 선택부(38)의 출력을 트랜스미터로 부터 오는 데이타 리퀘스트 신호와 클럭에 타이밍을 맞추어 HD 데이타로 출력하는 출력 FIFO(39)로 구성된다.

상기와 같이 구성된 본 발명에서 기록시 RS 엔코더(21)는 HD 포맷 데이타를 RS 엔코딩하며, 이때 20바이트의 패리티 비트중 10바이트는 패리티를 발생하고 10 바이트는 에러 플래그 정보를 발생한다.

상기 RS 엔코더(21)에 의해 RS 엔코딩된 데이타는 513H 클럭 레이트의 HD 포맷 데이타를 D3 포맷 형태로 변환하기 위한 레코딩 FIFO(22)를 통해 D3 포맷터(23)에 입력되어 도 8에 도시한 바와 같이 (가)의 7바이트의 데이타가 (나)의 8바이트의 데이타로 변환된다.

그리고 상기 D3 포맷터(23)의 출력은 D3 포맷터(23)의 출력 데이타를 D3 형태의 제 1-제 4 데이타(COPY 1-COPY 4)로 출력하기 위한 딜레이용 메모리(24)를 통하여 동기 삽입부(30)로 출력된다.

한편, 상기 NTSC 동기발생부(25)는 입력되는 513H 클럭에 의하여 NTSC 프레임 및 수평동기 신호를 발생하여 상기 레코딩 FIFO 제어부(27)로 입력한다.

이에 따라 상기 레코딩 FIFO 제어부(27)는 상기 레코딩 FIFO(22)를 제어하기 위한 라이트 및 리드 클럭과 리셋을 발생하여 레코딩 FIFO(22)를 제어하며, 이때 상기 레코딩 FIFO(22)의 라이트 클럭은 HD 클럭이고 리드 클럭은 D3 클럭이다.

또한, 상기 NTSC 동기발생부(25)는 D3 데이타를 얻기 위한 14.3MHz의 클럭을 발생하는 PLL(26)의 제어신호를 발생하여 상기 PLL(26)이 14.3MHz의 클럭을 발생할 수 있도록 한다.

그리고 상기 레코딩 FIFO 제어부(27)는 롬 제어부(28)를 제어하여 NTSC 동기 데이타가 저장되어 있는 동기 데이타 롬(29)의 출력을 제어하도록 한다.

이에 따라 상기 동기 삽입부(30)는 상기 메모리(24)를 통하여 딜레이되어 출력되는 D3 포맷터(23)에 의해 D3 데이타로 포맷팅된 데이타와 동기 데이타 롬(29)으로 부터 입력되는 동기 데이타를 스위칭하여 D3 데이타의 적정한 위치에 동기 데이타가 삽입되도록 하여 D3 데이타 스트림으로 출력한다.

한편, 상기와 같이 기록된 D3 데이타의 재생시 디포맷터(31)는 입력되는 D3 데이타를 HD 데이타 형태로 디포맷팅하며, 이는 상기 D3 포맷터(23)의 역기능을 수행하는 것으로, 도 8 (나)의 8바이트의 데이타를 (가)의 7바이트의 데이타로 변환한다.

그리고 상기 디포맷터(31)에서 디포맷팅된 데이타는 메모리(32)를 통해 딜레이된후, HD 데이타 타이밍에 맞추어 동시에 병렬로 읽어내기 위한 제 1-제 4 FIFO(33a-33d)로 입력되어 동일 타이밍으로 출력된다.

여기서, 상기 메모리(32)의 출력 데이타는 상기 기록 시스템의 메모리(24)를 통하여 얻어진 제 1-제 4 데이타(COPY 1-COPY 4)이다.

그리고 상기 재생 FIFO 제어부(34)는 상기 디포맷터(31)의 출력 데이타가 제 1-제 4 FIFO(33a-33d)에 입력되도록 하고 동일 타이밍으로 출력되도록 상기 제 1-제 4 FIFO(33a-33d)의 라이트 및 리드를 제어하며, 이때 라이트 클럭은 D3 클럭이고 리드 클럭은 HD 클럭이다.

한편, 동기검출 및 발생부(35)는 DVTR에서 입력되는 D3 데이타로 부터 동기신호를 찾아내고 이로부터 재생 시스템의 기준 동기신호를 발생하며, HD 데이타를 얻기 위한 64MHz 클럭을 발생하는 PLL(36)에 기준 제어신호를 발생하여 상기 PLL(36)이 513H 및 171H 클럭을 발생하도록 한다.

그리고 제 1- 제 4 RS 디코더(37a-37d)는 상기 제 1-제 4 FIFO(33a-33d)로 부터 입력되는 데이타를 각각 RS 디코딩하여 디코딩된 데이타와 에러 플래그 정보를 에러 플러그 체킹 및 선택부(38)로 출력한다.

상기 에러 플래그 체킹 및 선택부(38)는 상기 제 1-제 4 RS 디코더(37a-37d)로 부터 입력되는 4개의 데이타 스트림에 대한 에러 플래그를 체킹하고 에러가 가장 적은 데이타를 선택하여 출력 FIFO(39)로 출력한다. 이때, 상기 에러 플래그 체킹 및 선택부(38)는 각 세그먼트 단위로 라인 스위칭하고 에러가 가장 적은 세그먼트를 선택하여 출력한다.

그리고 상기 출력 FIFO(39)는 트랜스미터로 부터 오는 데이타 리퀘스트 신호와 클럭에 타이밍을 맞추어 HD 데이타를 출력한다.

한편 도 9는 D3 프레임 포맷을 나타낸 것으로, D3 1 프레임내에 위치하는 상기 제 1 데이타-제 4 데이타(COPY 1-COPY 4)의 데이타 포맷을 보여주고 있다.

여기서, 첫 번째 필드의 전반부에는 현재의 HD 1 프레임 데이타(N번째 프레임)가 위치하고, 후반부에는 (N-1)번째의 HD 1 프레임 데이타가 위치한다.

그리고 두 번째 필드의 전반부에는 (N-2)번째 HD 1 프레임 데이타가 위치하고, 후반부에는 (N-3)번째의 HD 1 프레임 데이타가 각각 위치하도록 되어 있다.

이상에서 살펴본 바와 같이 본 발명은 동일 HD 데이타를 D3 프레임에 4번 반복하여 기록하고 재생시 이중 에러가 가장 적은 데이타를 선택하여 HD 데이타로 출력함으로써 종래에 비해 에러정정 능력이 향상된다. 그리고 본 발명은 향후 HDTV나 디지탈 TV가 실제로 방송되고 DVTR과 더불어 방송장비로 사용될 경우 에러-프리(Error-Free) 시스템으로 유용할 것이다.

Claims (7)

1. 입력되는 HD 데이타를 RS 엔코딩한후 D3 데이타로 포맷변환하여 일정 횟수 반복 기록하는 기록수단과,

   상기 기록수단에 의해 일정횟수 반복 기록된 D3 데이타를 HD 데이타로 디포맷팅하여 RS 디코딩한 후 에러가 가장 적은 데이타를 HD 데이타로 출력하는 재생수단으로 구성됨을 특징으로 하는 HDTV와 DVTR 인터페이스 시스템.
2. 제 1 항에 있어서,

   상기 일정횟수는 4회임을 특징으로 하는 HDTV와 DVTR 인터페이스 시스템.
3. 제 1 항에 있어서,

   상기 기록수단은 입력되는 HD 데이타를 RS 엔코딩하는 RS 엔코더와,

   상기 RS 엔코더의 HD 데이타를 D3 포맷형태로 변환하기 위한 레코딩 FIFO와,

   상기 레코딩 FIFO의 출력 데이타를 D3 데이타로 포맷팅하는 D3 포맷터와,

   D3 포맷터의 출력 데이타를 D3 데이타 형태의 제 1-제 4 데이타로 출력하기 위한 딜레이용 메모리와,

   입력되는 HD 클럭에 의해 NTSC 프레임 및 수평동기 신호를 발생하는 NTSC 동기발생부와,

   상기 NTSC 동기발생부로 부터의 제어신호에 의해 D3 데이타를 얻기 위한 14.3MHz의 클럭을 발생하는 PLL과,

   상기 NTSC 동기발생부의 동기신호 출력에 따라 상기 레코딩 FIFO의 입·출력을 제어하는 레코딩 FIFO 제어부와,

   NTSC 동기 데이타가 저장되어 있는 동기 데이타 롬과,

   상기 레코딩 FIFO 제어부의 제어에 따라 상기 동기 데이타 롬의 출력을 제어하는 롬 제어부와,

   상기 D3 포맷터의 출력에 따라 상기 동기 데이타 롬으로 부터의 동기 데이타를 적정한 위치에 삽입하여 D3 데이타 스트림으로 출력하는 동기 삽입부로 구성됨을 특징으로 하는 HDTV와 DVTR 인터페이스 시스템.
4. 제 3 항에 있어서,

   상기 제 1-제 4 데이타는 일정 프레임 딜레이를 갖는 동일 데이타임을 특징으로 하는 HDTV와 DVTR 인터페이스 시스템.
5. 제 1 항에 있어서,

   상기 재생수단은 상기 기록수단의 D3 포맷터에 의해 포맷팅된 데이타를 디포맷팅 하는 디포맷터와,

   상기 디포맷터의 출력 데이타를 동일 시간대로 정렬하기 위한 딜레이용 메모리와,

   상기 메모리에 의해 딜레이된 상기 디포맷터의 출력 데이타를 HD 타이밍에 맞추어 동시에 병렬로 출력하기 위한 제 1-제 4 FIFO와,

   상기 제 1- 제 4 FIFO의 입·출력을 제어하는 재생 FIFO 제어부와,

   입력되는 D3 데이타로 부터 동기신호를 찾아내고 이로부터 재생 시스템의 기준 동기신호를 발생하는 동기검출 및 발생부와,

   상기 동기검출 및 발생부로 부터의 제어신호에 따라 HD 데이타를 얻기 위한 64MHz 클럭을 발생하는 PLL과,

   상기 제 1-제 4 FIFO의 출력을 각각 RS 디코딩하여 디코딩된 데이타와 에러 플래그 정보를 출력하는 제 1-제 4 RS 디코더와,

   상기 제 1 -제 4 RS 디코더의 출력의 에러 플래그를 체킹하여 상기 제 1 -제 4 RS 디코더의 출력중 레러가 가장 적은 데이타를 선택하여 출력하는 에러 플래그 체킹 및 선택부와,

   상기 에러 플래그 체킹 및 선택부의 출력을 HD 데이타로 출력하는 출력 FIFO로 구성됨을 특징으로 하는 HDTV와 DVTR 인터페이스 시스템.
6. 제 5 항에 있어서,

   상기 디포맷터의 출력 데이타는 상기 기록수단의 메모리에 의해 얻어진 제 1-제 4 데이타가 디포맷팅된 데이타임을 특징으로 하는 HDTV와 DVTR 인터페이스 시스템.
7. 제 5 항에 있어서,

   상기 에러 플래그 체킹 및 선택부는 각 세그먼트 단위로 라인 스위칭하여 에러가 가장 적은 세그먼트를 선택하여 출력함을 특징으로 하는 HDTV와 DVTR 인터페이스 시스템.

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