KR100223764B1 - Level shift circuit - Google Patents
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Abstract
본 발명은 입력이 플로팅되어있을 경우 인터페이스하는 서로 다른 전원간에 누설전류가 흐르는 것을 방지할 수 있는 레벨변환기에 관한 것으로, 코아 전원전압이 각각 소오스에 인가되고 드레인이 게이트에 각각 연결되는 제1 및 제2P 형 모스 트랜지스터와, 임의의 코아 전압과 입력이 각각 게이트에 인가되는 제1 및 제2N형 모스 트랜지스터로 구성된 전압레벨 변환기에 있어서, 출력노드에 연결되어 입력이 플로팅되었을 때 출력노드의 전압을 유지시켜 주기 위한 제3 및 제4인버터로 구성된 래치수단과, 출력노드에 게이트가 연결되고 드레인에 입력이 연결되는 제3N형 모스 트랜지스터로 구성되어 입력이 플로팅되었을 때 누설전류가 흐르는 것을 차단하기 위한 수단을 포함하는 전압레벨 변환기를 제공하는 것을 특징으로 한다.The present invention relates to a level converter capable of preventing leakage current from flowing between different power supplies that interface when the input is floated. The first and the second converters having a core power supply voltage applied to a source and a drain connected to a gate respectively, respectively. A voltage level converter consisting of a 2P type MOS transistor and a first and second N-type MOS transistors in which an arbitrary core voltage and an input are respectively applied to a gate, the voltage level converter being connected to an output node to maintain the voltage of the output node when the input is floated. Means for blocking the leakage current when the input is floated by a latch means composed of third and fourth inverters and a 3N MOS transistor having a gate connected to the output node and an input connected to the drain. It provides a voltage level converter comprising a.
Description
제1도는 종래의 전압레벨 변환기의 회로도,1 is a circuit diagram of a conventional voltage level converter,
제2도는 본 발명의 실시예에 따른 전압레벨 변환기의 회로도,2 is a circuit diagram of a voltage level converter according to an embodiment of the present invention;
* 도면으 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawing
MP1 - MP2 : P 형 모스 트랜지스터MP1-MP2: P-type MOS transistor
MN1 - MN3 : N 형 모스 트랜지스터MN1-MN3: N-type MOS transistor
INV1 - INV4 : 인버터INV1-INV4: Inverter
본 발명은 전압레벨 변환기(voltage level translator)에 관한 것으로서, 특히 입력이 플로팅되어 있을 경우 인터페이스하는 서로 다른 전원전압간에 흐르는 누설전류를 방지할 수 있는 전압레벨 변환기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage level translator, and more particularly to a voltage level translator capable of preventing leakage current flowing between different power supply voltages which interface when the input is floated.
하나의 소자가 여러 개의 소자를 인터페이스할 수 있도록 설계되어졌을 경우에, 인터페이스하는 전원상호간의 전압이 예를 들어 5V 와 3.3V로 서로 다르거나 아니면 어떤 소자는 사용하지 않는 경우가 종종 발생된다.When a device is designed to interface with multiple devices, it is often the case that the voltages between the power supplies interfacing are different, for example 5V and 3.3V, or some devices are not used.
전자의 경우처럼 인터페이스하는 전원이 고정되지 않고 임의로 3.3V 또는 5V로 사용할 경우 인터페이스하는 회로에서 서로 다른 전원간에 누설 전류가 흐르게 되는 문제점이 있었다.As in the case of the former, there is a problem in that leakage current flows between different power sources in an interface circuit when the interface power supply is not fixed and is arbitrarily used at 3.3V or 5V.
또한, 후자의 경우처럼 입력이 플로팅되어 있을 경우에는 대기전류(stand by current)가 더욱더 심각한 문제점으로 대두되고 있다.In addition, when the input is floated as in the latter case, stand-by current is becoming a more serious problem.
제1도는 종래의 전압레벨 변환기의 회로도이다.1 is a circuit diagram of a conventional voltage level converter.
제1도를 참조하면, 코아 전원전압(VDD1)이 각각 소오스에 인가되고 드레인이 게이트로 피이드백 연결되어, 크로스 커플된 제1 및 제2 P형 모스 트랜지스터(MP1 및 MP2)와, 임의의 코아 전원전압(Vx)이 게이트에 인가되고, 드레인이 제1 P형 모스 트랜지스터(MP1)의 드레인에 연결되며 소오스에 입력(IN)이 인가되는 제1 N형 모스 트랜지스터(MN1)과, 입력(IN)이 게이트에 인가되고 드레인이 제2 P형 모스 트랜지스터(MP2)의 드레인에 연결되며 소오스에 코아 접지전압(VSS1)이 인가되는 제2 N형 모스 트랜지스터(MN2)로 구성되었다.Referring to FIG. 1, a core power supply voltage VDD1 is applied to a source and a drain is feedback-connected to a gate, so that the first and second P-type MOS transistors MP1 and MP2 are cross-coupled with each other. The first N-type MOS transistor MN1 and the input IN, the power supply voltage Vx is applied to the gate, the drain is connected to the drain of the first P-type MOS transistor MP1, and the input IN is applied to the source. ) Is applied to the gate, the drain is connected to the drain of the second P-type MOS transistor MP2, and the second N-type MOS transistor MN2 is applied to the core ground voltage VSS1.
상기 전압레벨 변환기의 입력과 출력에는 각각 주변(peripheral) 전원전압(VDD2)과 주변 접지전압(VSS2)이 인가되는 제1 CMOS 인버터(INV1)와 코아 전원전압(VDD1)과 코아 접지전압(VSS1)이 인가되는 제2 CMOS 인버터(INV2)가 연결되었다.A first CMOS inverter INV1, a core power voltage VDD1, and a core ground voltage VSS1 to which a peripheral power supply voltage VDD2 and a peripheral ground voltage VSS2 are applied to an input and an output of the voltage level converter, respectively. The applied second CMOS inverter INV2 is connected.
상기에서 제1 N형 모스 트랜지스터(MN1)의 게이트에 인가되는 전압(Vx)은 코아 전원전압(VDD1) 또는 주변 전원전압(VDD2)중에서 낮은 전압이 인가되어야 한다.The voltage Vx applied to the gate of the first N-type MOS transistor MN1 should be applied with a lower voltage among the core power supply voltage VDD1 or the peripheral power supply voltage VDD2.
상기와 같은 구성을 갖는 레벨 변환기는 입력(IN)이 하이상태이면, 제2 N형 모스 트랜지스터(MN2)가 온되고, 출력노드(X1) 및 노드(X2)는 각각 로우 및 하이가 되어 제1 N형 모스 트랜지스터(MN1)는 오프된다. 결국, 출력노드(X1)은 코어 접지전압(VSS1)으로 접지된다.In the level converter having the above configuration, when the input IN is high, the second N-type MOS transistor MN2 is turned on, and the output node X1 and the node X2 are turned low and high, respectively. The N-type MOS transistor MN1 is turned off. As a result, the output node X1 is grounded to the core ground voltage VSS1.
이에따라, 제1 P형 모스 트랜지스터(MP1)가 온되고 노드(X2)는 코아 전원전압(VDD1)으로 충전되고, 이에 따라 제1 N형 모스 트랜지스터(MN1)와 제2 P형 모스 트랜지스터(MP2)가 오프된다.Accordingly, the first P-type MOS transistor MP1 is turned on and the node X2 is charged with the core power supply voltage VDD1, and thus, the first N-type MOS transistor MN1 and the second P-type MOS transistor MP2 are thus charged. Is off.
이때, 제1 N형 모스 트랜지스터(MN1)의 게이트-소오스간의 전압차(Vgs)는 Vgs = Vx - VDD1 VT(∵ Vx = VDD1) 이 되어 오프되는 것이다.At this time, the voltage difference Vgs between the gate and the source of the first N-type MOS transistor MN1 is turned off when Vgs = Vx-VDD1 V T (#Vx = VDD1).
따라서, 입력(IN)에 하이상태의 주변 전원전압(VDD2)이 인가되는 경우에 출력노드(X1)의 로우상태의 신호에 의해 CMOS버터(INV2)를 구성하는 P형 모스 트랜지스터가 온되고, 이에 따라 최종적으로 코아 전원전압(VDD1)으로 전압 레벨이 변환되어 출력된다.Therefore, when the high power peripheral voltage VDD2 is applied to the input IN, the P-type MOS transistor constituting the CMOS butter INV2 is turned on by the signal of the low state of the output node X1. Accordingly, the voltage level is finally converted to the core power supply voltage VDD1 and output.
또한, 입력(IN)이 로우상태일 경우에는 제1 N형 모스 트랜지스터(MN1)이 온되고, 제2 N형 모스 트랜지스터(MN2)가 오프되어 노드(X2)의 전위가 주변 접지전압(VSS2)로 접지된다.In addition, when the input IN is in a low state, the first N-type MOS transistor MN1 is turned on, and the second N-type MOS transistor MN2 is turned off so that the potential of the node X2 is changed to the peripheral ground voltage VSS2. Is grounded.
이에 따라, 제2 P형 모스 트랜지스터(MP2)가 온되어 출력노드(X1)는 코아 전원전압(VDD1)으로 충전되고, 제1 P형 모스 트랜지스터(MP1)가 오프된다.As a result, the second P-type MOS transistor MP2 is turned on, the output node X1 is charged with the core power supply voltage VDD1, and the first P-type MOS transistor MP1 is turned off.
따라서, 입력(IN)에 로우상태의 주변 전원전압(VSS2)이 인가되는 경우에 출력노드(X1)의 하이상태의 신호에 의해 CMOS버터(INV2)를 구성하는 N형 모스 트랜지스터가 온되고, 이에 따라 최종적으로 코아 접지전압(VSS1)으로 전압 레벨이 변환되어 출력된다.Therefore, when the peripheral power supply voltage VSS2 in the low state is applied to the input IN, the N-type MOS transistor constituting the CMOS butter INV2 is turned on by the high-state signal of the output node X1. Accordingly, the voltage level is finally converted to the core ground voltage VSS1 and output.
상기에서 설명한 바와같이 입력이 하이 또는 로우상태일 경우에는 정상적으로 전압레벨만 변환시켜 줌으로써, 누설전류통로가 형성되지 않으므로 인터페이스 하고자 하는 전원간에 누설전류는 흐르지 않게 된다.As described above, when the input is in a high or low state, only the voltage level is normally converted, so that no leakage current path is formed, so that no leakage current flows between power supplies to be interfaced.
그러나, 입력이 플로팅되어 있는 경우에는, 그 플로팅된 전압에 의해 제1 N형 모스 트랜지스터(MN1)가 온 된다.However, when the input is floated, the first N-type MOS transistor MN1 is turned on by the floated voltage.
따라서, 코아 전원전압(VDD1)과 주변 전원전압(VDD2)간에 제1 P형 모스 트랜지스터(MP1) 및 제1 N형 모스 트랜지스터(MN1)에 의해 누설전류통로가 형성되어 인터페이스하고자 하는 전원간에 누설전류가 흐르게 되는 문제점이 있었다.Therefore, a leakage current path is formed between the core power supply voltage VDD1 and the peripheral power supply voltage VDD2 by the first P-type MOS transistor MP1 and the first N-type MOS transistor MN1 to leak the current between the power supplies to be interfaced. There was a problem that flows.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 입력이 플로팅되어 있을 경우 인터페이스하는 서로 다른 전원간에 누설전류가 흐르는 것을 방지할 수 있는 전압레벨 변환기를 제공하는 데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, the object of the present invention is to provide a voltage level converter that can prevent the leakage current flows between different power sources to interface when the input is floating.
상기 목적을 달성하기 위한 본 발명은, 제 1 전압레벨에 연결된 입력단의 입력전압을 인가 받아 상기 제 1 전원레벨과 다른 제 2 전압레벨의 전압을 생성하는 전압레벨 변환기에 있어서, 상기 전압레벨 변환기의 출력단에 형성된 래치수단; 및 상기 전압레벨 변환기의 출력단의 제어를 받아, 상기 입력단에 입력이 플로팅되어 있을때, 상기 입력단을 제2 전원레벨의 접지전압으로 패스시켜 누설전류를 차단하는 패스 트랜지스터를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a voltage level converter configured to generate a voltage having a second voltage level different from the first power level by receiving an input voltage of an input terminal connected to a first voltage level. Latch means formed at an output end; And a pass transistor under the control of the output terminal of the voltage level converter and passing the input terminal to the ground voltage of the second power level to block the leakage current when the input is floated to the input terminal.
이하 본 발명의 실시예를 첨부 도면에 의거하여 상세히 설명한다.Embodiments of the present invention will now be described in detail with reference to the accompanying drawings.
제2도는 본 발명의 실시예에 따른 전압레벨 변환기의 회로도를 도시한 것이다.2 shows a circuit diagram of a voltage level converter according to an embodiment of the present invention.
제2도를 참조하면, 본 발명의 전압레벨 변환기는 입력(IN)이 플로팅되었을 때 출력노드(X1)의 전압을 유지하기 위한 제3 및 제4 인버터(INV3, INV4)으로 구성된 래치수단을 출력노드(X1)에 연결하고, 입력(IN)이 플로팅되었을 때 누설전류가 흐르는 것을 차단하기 위한 수단으로서 제3 N형 모스 트랜지스터(MN3)를 출력노드(X1)와 입력(IN)사이에 연결 구성하였다.Referring to FIG. 2, the voltage level converter of the present invention outputs latch means composed of third and fourth inverters INV3 and INV4 for maintaining the voltage of the output node X1 when the input IN is floated. The third N-type MOS transistor MN3 is connected between the output node X1 and the input IN as a means for connecting to the node X1 and blocking the leakage current when the input IN is floated. It was.
즉, 래치수단은 출력노드(X1)의 전압을 입력하여 반전시켜 주기 위한 제3 인버터(INV3)와, 상기 제3 인버터(INV3)의 출력을 반전시켜 출력노드(X1)에 전달하기 위한 제4 인버터(INV4)로 이루어졌다.That is, the latch means includes a third inverter INV3 for inputting and inverting the voltage of the output node X1 and a fourth inverter for inverting the output of the third inverter INV3 and transmitting the inverted output to the output node X1. Inverter INV4.
누설전류를 차단하기 위한 제3 N형 모스 트랜지스터(MN3)는 게이트가 출력노드(X1) 및 상기 래치수단에 공통 연결되고, 드레인이 입력(IN)에 연결되며, 소오스가 코아 접지전압(VSS1)에 연결된다.In the third N-type MOS transistor MN3 for blocking leakage current, a gate is commonly connected to the output node X1 and the latch means, a drain is connected to the input IN, and the source is the core ground voltage VSS1. Is connected to.
이때, 래치용 인버터(INV3, INV4)를 구성하는 P형 모스 트랜지스터 및 N형 모스 트랜지스터와 제3 N형 모스 트랜지스터(MN3)는 게이트의 길이가 폭에 비하여 매우 길기 때문에 입력이 플로팅된 경우를 제외하고는 레벨변환기의 레벨변환동작에 전혀 영향을 미치지 않는다.At this time, the P-type MOS transistor, the N-type MOS transistor, and the third N-type MOS transistor MN3 constituting the latch inverters INV3 and INV4 except for the case where the input is floated because the length of the gate is very long compared to the width. Does not affect the level conversion operation of the level converter at all.
상기와 같은 구성을 갖는 본 발명의 동작을 설명하면, 입력(IN)이 하이상태이면 제1 N형 모스 트랜지스터(MN1)는 오프, 제2 P형 모스 트랜지스터(MP2)는 오프되어 출력노드(X1)는 코아 접지전압(VSS1)으로 접지된다. 이에 따라, 제1 P형 모스 트랜지스터(MP1)가 온되어, 노드(X2)는 코아 전원전압(VDD1)으로 충전된다.Referring to the operation of the present invention having the above configuration, when the input IN is high, the first N-type MOS transistor MN1 is turned off, and the second P-type MOS transistor MP2 is turned off to output node X1. ) Is grounded to the core ground voltage VSS1. As a result, the first P-type MOS transistor MP1 is turned on, and the node X2 is charged to the core power supply voltage VDD1.
입력(IN)이 로우상태일 경우에는 제1 N형 모스 트랜지스터(MN1)는 온되고, 제2 N형 모스 트랜지스터(MN2)는 오프된다.When the input IN is low, the first N-type MOS transistor MN1 is turned on and the second N-type MOS transistor MN2 is turned off.
이에 따라 노드(X2)가 주변 접지전압(VSS2)으로 접지되어 제2 P형 모스 트랜지스터(MP2)가 온되어 출력노드(X1)는 코아 전원전압(VDD1)으로 충전된다. 그러므로, 제1 P형 모스 트랜지스터(MP1)는 오프된다.Accordingly, the node X2 is grounded to the peripheral ground voltage VSS2 and the second P-type MOS transistor MP2 is turned on so that the output node X1 is charged to the core power voltage VDD1. Therefore, the first P-type MOS transistor MP1 is turned off.
따라서, 입력이 하이상태 또는 하이상태일 경우에는 누설전류통로가 형성되지 않으므로 누설전류는 흐르지 않게 된다.Therefore, when the input is in the high state or high state, no leakage current path is formed, so that the leakage current does not flow.
또한, 입력(IN)이 플로팅되어 있는 경우에는 출력노드(X1)에 연결된 래치수단에 의하여 출력노드(X1)의 전압은 코아 전원전압(VDD1) 또는 코아 접지전압(VSS1)으로 래치되어 고정된다.In addition, when the input IN is floated, the voltage of the output node X1 is latched and fixed to the core power supply voltage VDD1 or the core ground voltage VSS1 by the latch means connected to the output node X1.
따라서, 출력노드(X1)가 코아 전원전압(VDD1)으로 래치되어 고정되어 있는 경우에는 제3 N형 모스 트랜지스터(MN3)가 온되어 입력(IN)이 로우로 되고, 입력(IN)이 게이트에 인가되는 제2 N형 모스 트랜지스터(MN2)가 오프된다.Therefore, when the output node X1 is latched and fixed by the core power supply voltage VDD1, the third N-type MOS transistor MN3 is turned on so that the input IN becomes low, and the input IN becomes the gate. The applied second N-type MOS transistor MN2 is turned off.
그리고, 래치수단에 의해 코아 전원전압(VDD1)으로 고정된 출력노드(X1)의 전압에 제1 P형 모스 트랜지스터(MP1)가 오프되어 누설전류통로가 형성되지 않는다.In addition, the first P-type MOS transistor MP1 is turned off to the voltage of the output node X1 fixed to the core power supply voltage VDD1 by the latch means, so that a leakage current path is not formed.
한편, 출력노드(X1)가 코아 접지전압(VSS1)으로 래치되어 고정되면, 제3 N형 모스 트랜지스터(MN3)가 오프되고, 제1P형 모스 트랜지스터(MP)가 온되고 노드(X2)가 코아 전원전압(VDD1)으로 충전된다.On the other hand, when the output node X1 is latched and fixed to the core ground voltage VSS1, the third N-type MOS transistor MN3 is turned off, the first P-type MOS transistor MP is turned on, and the node X2 is cored. Charged to the power supply voltage VDD1.
따라서, 제2 P형 모스 트랜지스터(MP2)가 오프되어 누설전류통로가 형성되지 않아 누설전류가 흐르지 않게 된다.Therefore, the second P-type MOS transistor MP2 is turned off so that no leakage current path is formed so that no leakage current flows.
상기한 바와같은 본 발명에 따르면, 출력노드에 출력노드의 전압을 유지하는 래치수단을 연결하고 입력과 출력노드간에 누설전류차단수단을 설치하여 줌으로써, 입력이 플로팅되었을 경우에 누설전류통로를 차단하여 누설전류가 흐르는 것을 방지할 수 있다.According to the present invention as described above, by connecting the latch means for maintaining the voltage of the output node to the output node and by installing a leakage current blocking means between the input and the output node, by blocking the leakage current path when the input is floated The leakage current can be prevented from flowing.
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