KR100223050B1 - Mpeg-2 영상압축장치용 헤더정보 가변장 부호화 장치 - Google Patents

Mpeg-2 영상압축장치용 헤더정보 가변장 부호화 장치 Download PDF

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Abstract

본 발명은 MPEG-2 표준에 따른 영상 부호화 장치에 사용되는 가변장 부호화장치에 채용되는 헤더정보 부호화장치의 구조에 관한 것이다.
본 발명의 구성은 시스템 제어부로부터의 제어정보를 입력받아 저장하는 메모리와; 상기 헤더정보 가변장부호화장치의 내부모듈들에 제어신호를 출력하는 헤어제어부와; 상기 메모리로부터 읽어 들인 값을 저장하는 메모리버퍼레지스터와; 헤더제어부의 출력인 메모리의 주소를 저장하는 메모리 주소 레지스터와; 상기 메모리로 읽어들인 값들 중 호스트 데이터만을 저장하는 호스트레지스터와; 메모리로부터 읽어들인 값들 중 사용자데이터 갯수를 저장하는 사용자데이터 갯수레지스터를 포함하는 것을 특징으로 한다.

Description

MPEG-2 영상압축장치용 헤더정보 가변장 부호화장치
본 발명은 영상 신호 압축알고리즘 중 MPEG-2 표준을 따르는 영상 부호화 장치에 이용되는 가변장 부호화(VLC : Variable Length Coding)장치에 채용되는 헤더정보 가변장 부호화장치에 관한 것이다.
최근 들어 반도체 기술의 급격한 발달에 힘입어 신호처리 분야의 각 핵심 장치들이 기존의 대형 시스템이나 보드 수준에서 단일 ASIC(application specific integrated circuit)칩으로 구현되는 추세이다. 이에 따라 고속 대용량의 하드웨어를 고집적 반도체(이하 VLSI) 구현에 적합하게 설계하는 것이 필요하다. 본 발명에서 제시하는 가변장 부호화장치의 구조는 시스템이나 보드 수준의 저속 대량의 하드웨어가 아니라 고속의 처리에 적합한 특수 구조에 관한 것으로 고속 영상 부호화기의 일부로써 효과적으로 채용될 수 있는 것이다.
본 발명은 디지탈 TV, 고선명 텔레비젼(HDTV) 등에 응용될 수 있으며, 칩면적을 줄이고 고속동작이 가능한 가변장 부호화장치의 VLSI 구현을 위한 하드웨어 구조를 제시하는 것을 과제로 한다.
제1도는 헤더정보 가변장부호화장치의 입출력 신호 인터페이스,
제2도는 헤더정보 부호화기 입력신호 정의도,
제3도는 헤더정보 가변장 부호화장치의 상세 블럭도,
제4도는 시퀀스 헤더(sequence header)의 배선도,
제5도는 시퀀스 확장자(sequence extension)의 배선도,
제6도는 시퀀스 디스플레이 확장자(sequence display extension)의 배선도,
제7도는 각 사용자데이터(userdata)의 배선도,
제8도는 GOP 헤더의 배선도,
제9도는 픽쳐 헤더의 배선도,
제10도는 픽쳐 코드 확장자(picture code extension)의 배선도,
제11도은 픽쳐 디스플레이 확장자의 배선도,
제12도는 카피라이트 확장자(copyright extension)의 배선도,
제13도는 헤더정보 가변장부호화기의 타이밍도,
제14도는 헤더정보 가변장부호화기의 제어상태도,
제15도 내지 제21은 헤더정도 가변장부호화기의 상태 제어 테이블,
제22도는 가변장부호화기 SRAM의 입출력신호 인터페이스 도면,
제23도는 가변장부호화기 SRAM의 입력신호 정의,
제24도는 가변장부호화기 SRAM의 출력신호 정의,
제25도는 가변장부호화기 SRAM의 상세 블럭도,
제26도는 제1 시퀀스 디스플레이 확장자(12-15번지)의 내용,
제27도는 제2 시퀀스 디스플레이 확장자(16-19번지)의 내용,
제28도는 픽쳐 디스플레이 확장자(20-23번지)의 내용,
제29도는 제1 카피라이트 확장자(24-27번지의 내용),
제30도는 제2 카피라이트 확장자(28-31번지의 내용),
제31도는 제3 카피라이트 확장자(32-35번지의 내용),
제32도는 복합 디스플레이 정보(36-39번지의 내용),
제33도 내지 제35도는 SRAM의 내용과 어드레스 할당을 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 헤더 제어부 2 : 메모리 버퍼 레지스터
3 : 메모리 주소 레지스터 4 : 호스트 레지스터
5 : 사용자 데이타 객수 레지스터 6 : 픽쳐 레지스터
7 : 픽쳐기준 발생부 8 : 시간축 기준 발생부
9 : 주소 선택기 10 : 칩선택 제어부
11 : 메모리부 12 : 비선택 제어부
13 : 디코더 14,15,16,17 : 칩제어부
18,19,20,21 : 메모리
본 발명은 MPEG-2 표준에 의한 영상 부호화를 위해 사용되는 부호화기 중 헤더 정보의 부호화에 필요한 구조 및 알고리즘을 제공한다. 헤더정보 부호화기는 12개의 상태를 갖는 상태 머신으로 작동하며, 각 상태에서 MPEG-2문법에 맞는 제어신호를 출력한다.
상기 목적을 달성하기 위해 본 발명은
시스템 제어부로부터의 제어정보를 입력받아 저장하는 메모리와;
상기 헤더정보 가변장부호화장치의 내부모듈들에 제어신호를 출력하는 헤더제어부(1)와;
상기 메모리로부터 읽어 들인 값을 저장하는 메모리버퍼레지스터(2)와;
헤더 제어부(1)의 출력인 메모리의 주소를 저장하는 메모리 주소 레지스터(3)와;
상기 메모리로 읽어들인 값들 중 호스트 데이터만을 저장하는 호스트레지스터(4)와;
메모리로부터 읽어들인 값들 중 사용자데이터 객수를 저장하는 사용자데이터 객수레지스터(5)를 포함하는 것을 특징으로 한다.
또한 상기 메모리는 외부적으로는 제1 비트폭의 입출력을, 내부적으로는 제2 비트폭의 입출력을 지원하는 것을 특징으로 한다.
또 상기 메모리는 내부, 외부로부터의 주소를 디코딩하여 상이한 폭의 입출력을 지원하도록 제어하는 주소선택기(9)와, 상기 주소선택기가 선택한 주소가 적절하도록 해당 칩을 활성화시키는 제어신호를 발생하는 칩선택제어부(10)와, 제어정보를 저장하는 메모리부(11)을 포함하는 것을 특징으로 한다.
부가적으로 상기 헤더제어부(1)는 외부 입력에 따라 상태가 천이되면서, 각각의 상태에서 제어신호를 출력하는 상태천이제어기로 구성되는 것을 특징으로 한다.
칩선택제어부(3)는 메모리부(11)을 직접적으로 제어하는 칩제어부(14,15,16,17)와; 외부의 주소중에서 0에서 4번까지는 메모리에 기입할 필요가 없으므로 이때는 메모리에 기록하지 않기 위해 칩제어부(14,15,16,1)에 신호를 전달하는 역할을 하는 비선택제어부(12)와; 외부 주소로 기입할때 기록할 메모리를 선택하기 위한 디코더(13)으로 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
헤더정보 부호화는 가변장부호하기 제어기에서 제공되는 타이밍신호에 따라 시퀀스 계측, GOP 계층, 픽쳐 계층, 슬라이스 계층의 시작을 나타내는 확장자(extension)을 발생한다. 그 밖에 각 계층의 관련 정보를 나타내기 위해 영상의 수평크기(hsize), 수직크기(vsize), 비트율(bitrate), VBV 버퍼 싸이즈(vbvsize), 그리고 각조 헤더 확장자의 호스트 데이터(host_data)와 사용자 데이터(userdata)를 입력받는다.
먼저 호스트데이터와 사용자 정의 데이터를 시스템 제어부(전체 부호화기의 제어부)로부터 수신하여 헤더정보 가변장부호화장치로 출력해주는 메모리부를 도 22 내지 도 35를 참조하여 기술한다.
도 22는 사용자 정이 데이타와 호스트 데이터를 저장하는 메모리인 SRAM을 기술한다.
도 23도 도24는 각각 외부 모듈(시스템 제어부)와 헤더정보 부호화부의 다른 모듈로부터 받는 입력신호와 헤더정보 부호화부의 다른 모듈로 보내는 출력신호를 기술한다. 도25는 상기 SRAM의 상세 블럭도로 사용자가 정의하는 데이터중의 호스트데이터는 가변장부호화 모듈이 사용하지 않는 시간대에 시스템 제어부(영상부호화장치 전체의 제어부) 모듈에서 SRAM에 저장하는 데이터로 그 의미는 다음과 같다.
1) 호스트 데이터의 의미
- 비트 0 : 시퀀스 사용자 데이터가 존재함
- 비트 1 : GOP 사용자 데이터가 존재함
- 비트 2 : 픽쳐사용자 데이터가 존재함
- 비트 3 : 시퀀스 디스플레이 확장자 데이터가 존재함
- 비트 4 : 픽쳐 디스플레이 확장자 데이터가 존재함
- 비트 5 : 카피라이트 확장자 데이터가 존재함
- 비트 6 : 복합 디스플레이 플랙 데이터(composite display flag data)가 존재함
- 비트 7 : 칼라 기술데이터(color description data)가 존재함
비트 0-5까지는 코딩 조건을 나타내고, 비트 6-7까지는 데이터의 내용이 변경되었으므로 SRAM에서 가져와 갱신하는 것을 의미하며, 호스트데이터는 호스트데이터(0) 내지 호스트데이터(7)로 분류되어 코딩을 선택하게 된다.
2) 사용자데이터의 내용 (SRAM의 내용)
외부모듈에 의해 SRAM에 저장되는 사용자데이터의 내용과 주소 할당은 도33 내지 도35에 기술하였고, SRAM 에서 8비트 4개씩 묶인 32비트 출력이 내부적으로 사용되는 내용은 도26 내지 도32에 기술하였다.
SRAM은 외부모듈과의 인터페이스를 8비트로 하고 내부적으로는 32비트로 데이터를 사용하기 위해 도25와 같이 설계하였다. 도25를 참조하여 메모리모듈을 기술한다.
주소선택기(1)은 헤더정보 가변장부호화장치로부터의 주소와 외부로부터의 주소를 금지(inhibit) 신호로 선택하는 멀티플렉서이다. 칩선택제어부(3)는 주소선택기(1)이 선택한 주소가 적절한 칩에서 활성화될 수 있도록 칩선택 및 활성화신호를 출력하기 위한 제어부로, 이는 메모리부(11)을 직접적으로 제어하는 칩제어부(14,15,16,17)와; 외부의 주소중에서 0에서 4번까지는 메모리에 기입할 필요가 없으므로 이때는 메모리에 기록하지 않기 위해 칩제어부(14,15,16,17)에 신호를 전달하는 역할을 하는 비선택제어부(12)와; 외부 주소로 기입할때 기록할 메모리를 선택하기 위한 디코더(13)으로 구성된다.
이제 도1 내지 도21을 참조하여 본원 발명에 따른 헤더정보 가변장 부호화장치를 당해 분야의 통상의 지식을 가진자가 용이하게 실시할 수 있도록 개시한다.
도1은 헤더정보 가변장부호화하기의 입출력 인터페이스를 도시하며, 도2는 도1에 도시된 인터페이스에서 외부모듈(시스템 제어기)로부터의 입력신호와 가변장 출력부로 보내는 출력신호를 기술한다.
도3는 도1에 도시된 헤더정보 부호화장치의 상세 블럭도이다. 헤더정보 부호화장치는 매 픽쳐 클럭(pick)이 발생한 때부터 가변장 코딩을 하라는 신호인 vlck가 발생하기 전까지 충분한 시간(7개 매크로블록의 시간)을 가지고 코딩하게 된다.
헤더정보 가변장 부호화장치는 도3에 도시한 바와 같이 헤더 제어부(1), SRAM에서 데이터를 읽어와 보관하는 메모리 버퍼 레지스터(2), SRAM의 주소를 셋팅하는 메모리 주소 레지스터(3), 호스트데이터 등을 읽어와 저장하기 위한 호스트 레지스터(4), 사용자 데이터의 갯수를 저장하기 위한 사용자데이터 갯수레지스터(5), 픽쳐 구조에 따라 시간축 기준(temporal reference)를 계산하기 위한 시간축 기준 발생부(8)을 포함한다.
시간축기준발생부(8)은 픽쳐레지스터(6) 및 픽쳐기준발생부(7)을 포함한다. 팩쳐레지스터(6)은 헤더제어부(1)의 입력인 Temporal_ref값을 정해주는데 필요한 1비트 신호를 생성한다. 픽쳐 타입이 I 픽쳐일때에 0으로 리셋시키고, P 픽쳐일때는 토글시킨다. 픽쳐기준발생부(7)은 픽쳐 레지스터(6)으로부터 받아 들인 값을 가지고 pick가 구동일때 I 픽쳐이면 출력을 0000000000로 하고 만일 P 픽쳐이고 프레임이면 '1'을 증가시킨다. 그리고 P픽쳐이고 필드이면 픽쳐 레지스터의 출력이 '1'일때에만 출력을 '1'을 증가시킨다. 그리고 P 픽쳐이고 필드이면 픽쳐 레지스터의 출력이 '1'일때에만 출력을 '1' 증가시킨다.
메모리버퍼레지스터(2)는 SRAM으로부터 읽어들인 값을 저장하는 기능을 하는 레지스터이며, 메모리 주소 레지스터(3)은 헤더 제어부의 출력인 SRAM의 주소를 저장하는 기능을 하는 레지스터이다. 호스트레지스터(4)는 SRAM으로 읽어들인 값들 중 호스트 데이터만을 저장하는 기능을 하는 레지스터이다. 사용자데이터 갯수레지스터(5)는 SRAM으로부터 읽어들인 값들 중 사용자데이터 갯수를 저장하는 기능을 한다.
이제 헤더제어부(1)의 제어흐름에 관해 기술한다. 도14는 헤더정보 가변장부호화기의 제어 알고리즘을 상태도로 나타낸 것으로 호스트 데이터의 조건에 따라 분기될 수 있는 각 상태에 대해 나타내었다. IDLE상태에 있다가 pick가 발생하면 H_load상태로 넘어가 SRAM의 호스트 데이터를 참조한 후 각 조건에 따라 다음의 상태로 넘어가게 되는데 각 상태에 대한 조건과 입력, 출력, 작업들에 대해 도15 내지 도21에 걸쳐서 상세히 기술하였다. 이제 이를 상세히 개시한다.
제어부는 픽쳐클록(pick)이 발생하면, 메모리주소레지스터(3)을 클리어 시켜 SRAM의 16번지에 있는 8비트 크기의 호스트데이터를 호스트레지스터(4)에 로드하여 참조하고, seqid, gopid에 따라 코딩을 시작한다. 사용자 데이터 등의 입력이 완료된 후에 호스트데이터와 seqid, gopid 등에 따라 코딩하게 될 헤더정보들이 정해지게 되는데 만약 seqid가 1이면 시퀀스 헤더, 시퀀스 확장자를 코딩하고 호스트데이터(3), 호스트데이터(0)에 따라 각각 시퀀스 디스플레이 확장자, 시퀀스 사용자 데이터를 코딩한다. 그리고 gopid가 1이면 GOP 헤더를 코딩한 뒤 호스트데이터(1)에 따라 GOP사용자데이터를 코딩하고 다음으로 픽쳐 헤더와 픽쳐코딩확장자를 코딩한다. 그 후 호스트데이터(4), 호스트데이터(2), 호스트데이터(5)에 따라 픽쳐 디스플레이 확장자, 픽쳐 사용자데이터, 카피라이트 확장자 등을 코딩한다. 여기에서 seqid, gopid가 0이면 바로 픽쳐 헤더를 코딩하게 된다.
헤더정보 코딩에 대한 자세한 분기조건은 타이밍 및 상태도에서 설명하였고 도4 내지 도12에 내부 비트 정렬을 위해 코딩되는 비트수와 배선을 나타내었다.
헤더정보 부호화는 픽쳐클록(pick)이 발생해서 가변장 코딩을 하라는 신호인 vlck가 발생하기 전까지 이루어지는데 도13은 헤더정보 모두를 코딩하는 조건이 주어졌을때의 동작에 대한 타이밍을 나타내었다.
전체 동작을 설명하면 다음과 같으며 조건에 따라 순차적으로 이루어진다.
- 시퀀스 헤더 및 시퀀스 확장자의 코딩
pick가 발생된 후 seq_ind=1일때 코딩 : 시퀀스 확장자의 코딩에서는 시퀀스 헤더 코딩을 위해 입력되는 h_size, v_size, bit_rate, vbvsize를 각각 12비트, 18비트, 10비트 만큼 천이(shift)시켜 그 값을 코딩하게 된다.
- 시퀀스 디스플레이 확장자의 코딩 : 시퀀스 헤더와 시퀀스 확장자를 코딩하고 난 후 호스트데이터(3)=1인 경우 코딩,
호스트데이터(7)=1이면 color_description값을 갱신한다. (이경우 color 다음의 값이 존재한다는 의미이므로 SRAM에서 그에 해당하는 데이터를 가지고 와야 한다.
- 시퀀스 사용자데이터의 코딩
호스트데이터(0)=1인 경우 코딩(SRAM에 입력된 시퀀스 사용자데이터의 갯수인 no_seq_userdata에 의해 가변적인 길이로 코딩된다. 여기에서 no_seq-userdata는 하나에 8비트씩 256개가 있을 수 있다)
- GOP 헤더의 코딩 : gop_ind=1인 경우 코딩
- GOP 사용자데이터의 코딩 : GOP 헤더를 코딩하고 난 후 호스트데이터(1)=1인 경우 코딩(SRAM에 입력된 GOP 사용자데이터의 개수인 no_gop_userdata에 의해 가변적인 길이로 코딩된다. 여기에서 no-gop-userdata는 하나에 8비트씩 256개가 있을 수 있다.)
- 픽쳐 헤더와 픽쳐 코드 확장자의 코딩 : 만약 호스트데이터(6)=1일 경우 composite_display_flag를 갱신한다. seq_ind나 gop_ind가 0일 경우에는 위의 과정을 거치지 않고 코딩하게 된다. 즉, 시퀀스나 GOP에 관한 코딩을 하지 않더라도 매 픽쳐때마다 항상 코딩하게 된다. vbv_delay는 시퀀스 헤더 코딩에 입력되는 bempt값으로부터 계산된다. (vbv_delay=90000xbempt/bitrate)
- 픽쳐 디스플레이 확장자의 코딩 : 호스트데이터(4)=1일 경우 코딩, pic_struc에 따라 프레임 센터 오프셋의 갯수인 no_of_centre_offset의 값이 1(필드) 또는 2(프레임)이 된다.
- 픽쳐 사용자데이터의 코딩 : 호스트데이터(3)=1일 경우 코딩(SRAM에 입력된 픽쳐 사용자데이터의 갯수인 no_pict_userdata에 의해 가변적인 길이로 코딩된다. 여기에서 no_pict_userdata는 하나에 8비트씩 256개가 있을 수 있다)
- 카피라이트 확장자의 코딩 : 호스트데이터(5)=1일 경우 코딩
이상에서 상세히 기술한 바와 같이 발명은 MPEG-2 방식에 따른 영상부호화장치의 전용 ASIC에 채용될 수 있는 전용의 구조로, 칩싸이즈를 줄이고 경제적이고 고속의 동작이 가능한 장점이 있어 HDTV 등에 적용될 수 있는 것이다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. MPEG-2 영상압축을 위한 헤더정보 가변장 부호화 장치에 있어서;
    시스템 제어부로부터의 제어정보를 입력받아 저장하는 메모리와;
    상기 헤더정보 가변장부호화장치의 내부모듈들에 제어신호를 출력하는 헤더제어부와;
    상기 메모리로부터 읽어 들인 값을 저장하는 메모리버퍼레지스터와;
    헤더 제어부의 출력인 메모리의 주소를 저장하는 메모리 주소 레지스터와;
    상기 메모리로 읽어들인 값들 중 호스트 데이터만을 저장하는 호스트레지스터와;
    메모리로부터 읽어들인 값들 중 사용자데이터 갯수를 저장하는 사용자데이터 갯수레지스터를 포함하는 것을 특징으로 하는 MPEG-2 영상압축을 위한 헤더정보 가변장 부호화 장치.
  2. 제1항에 있어서,
    상기 메모리는 외부적으로 제1 비트폭의 입출력을, 내부적으로는 제2비트 폭의 입출력을 지원하는 것을 특징으로 하는 MPEG-2 영상압축을 위한 헤더정보가 가변장 부호화 장치.
  3. 제1항에 있어서,
    상기 메모리는 내부, 외부로부터의 주소를 디코딩하여 상이한 폭의 입출력을 지원하도록 제어하는 주소선택기와, 상기 주소선택기가 선택한 주소가 적절하도록 해당 칩을 활성화시키는 제어신호를 발생하는 칩선택제어부와, 제어정보를 저장하는 메모리부를 포함하는 것을 특징으로 하는 MPEG-2 영상압축을 위한 헤더정보 가변장 부호화 장치.
  4. 제1항에 있어서,
    상기 헤더제어부는 외부 입력에 따라 상태가 천이되면서, 각각의 상태에서 제어신호를 출력하는 상태천이제어기로 구성되는 것을 특징으로 하는 MPEG-2 영상압축을 위한 헤더정보 가변화 부호화 장치.
  5. 제1항에 있어서,
    칩선택제어부는 메모리부를 직접적으로 제어하는 칩제어부와; 외부의 주소중에서 0에서 4번까지 메모리에 기입할 필요가 없으므로 이때는 메모리에 기록하지 않기 위해 칩제어부에 신호를 전달하는 역할을 하는 비선택제어부와; 외부 주소로 기입할때 기록할 메모리를 선택하기 위한 디코더로 구성되는 것을 특징으로 하는 MPEG-2 영상압축을 위한 헤더정보 가변장 부호화 장치.
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