KR100219631B1

KR100219631B1 - Scrambler and descrambler

Info

Publication number: KR100219631B1
Application number: KR1019970005246A
Authority: KR
Inventors: 최장권
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-02-21
Filing date: 1997-02-21
Publication date: 1999-09-01
Also published as: KR19980068575A

Abstract

본 발명의 스크램블러는 병렬로 배열되어 있는 제1 내지 제6 래치, 병렬로 배열되어 있는 제7 및 제8 래치, 제1 내지 제6 래치의 각 출력단에 연결되는 제9 내지 제14 래치, 제7 래치의 출력단에 연결되는 제15 래치, 제7 내지 제15 래치의 출력으로부터 즉, 이웃하는 두 개의 래치의 출력을 배타적 논리합하여 병렬의 PRBS(Pseudo Random Binary Sequence)를 출력함과 동시에 이 병렬의 PRBS 출력은 제1 내지 제8 래치에 피드백 입력하는 제1 내지 제8 XOR 게이트와 제1 내지 제8 XOR 게이트로부터 각각 출력되는 병렬의 PRBS 출력과 입력 데이터를 배타적 논리합하여 스크램블된 데이터를 출력하는 제9 내지 제16 XOR 게이트를 포함하여 래치들이 바이트 클럭으로 동작하여 P/S 변환기와 S/P 변환기등이 불필요하므로 회로가 간단해지고, 처리속도를 고속화할 수 있다.The scrambler of the present invention includes the first to sixth latches arranged in parallel, the seventh and eighth latches arranged in parallel, the ninth to fourteenth latches connected to each output terminal of the first to sixth latches, and the seventh. From the 15th latch connected to the output of the latch, the outputs of the 7th to 15th latches, that is, the outputs of two neighboring latches are exclusively ORed to output parallel PRBS (Pseudo Random Binary Sequence) and at the same time The output is a ninth outputting scrambled data by exclusively ORing parallel PRBS outputs and input data outputted from the first to eighth XOR gates and the first to eighth XOR gates, respectively, which are fed back into the first to eighth latches. Since the latches including the sixteenth XOR gate operate as byte clocks, the P / S converter, the S / P converter, and the like are unnecessary, thereby simplifying the circuit and increasing the processing speed.

Description

Scrambler and descrambler

본 발명은 스크램블러 및 디스크램블러에 관한 것으로, 특히 고해상도 텔레비젼을 위한 DBS(Digital Broadcasting System)에 있어서 하드웨어가 간단하고, 고속으로 동작할 수 있는 스크램블러 및 디스클램블러에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to scramblers and descramblers, and more particularly, to scramblers and descramblers in which hardware is simple and can operate at high speed in a digital broadcasting system (DBS) for high-definition television.

대형 화면이며, 고해상도를 추구하는 연구개발로 일본은 현재 아날로그 전송 방식인 MUSE(Multiple Subnyquist Sampling Encoding:MUSE)방식을 기초로 한 최초의 고해상도 텔레비젼(이하 HDTV라고 함)방송을 진행중이며, 미국에서는 GA(Grand Alliance)에서 제안한 VSB(Vestigial Side Band)시스템의 HDTV를 제안하였으며, 유럽에서는 DBS(Digital Broadcasting System)의 HDTV를 제안하고 있다. DBS에서 사용되는 신호는 MPEG(Moving Picture Experts Group)-2 구조를 갖는 신호이다. 전송로상의 데이터는 MPEG-2의 시스템층(system layer) 구조로 되어 있으며, 이 시스템층 구조는 188바이트 단위의 패킷구조를 가진다.Japan is currently conducting the first high-definition television (hereinafter referred to as HDTV) broadcasting based on MUSE (Multiple Subnyquist Sampling Encoding (MUSE)), an analog transmission method. It proposed HDTV of VSB (Vestigial Side Band) system proposed by (Grand Alliance), and in Europe, HDTV of DBS (Digital Broadcasting System) is proposed. The signal used in the DBS is a signal having a Moving Picture Experts Group (MPEG-2) structure. The data on the transmission path has a system layer structure of MPEG-2, which has a packet structure of 188 bytes.

DBS의 전송 시스템에 있어서 MPEG-2로 소오스 부호화된 데이터를 랜덤화하기 위한 스크램블러 및 DBS의 수신기에 있어서 랜덤화된 데이터를 사용자 데이터로 복원하기 위한 디스크램블러에 사용되는 PRBS 발생기는 통상 1비트의 시프트 레지스터를 다수개를 사용하여 직렬 비트신호를 발생한다. 그러나, DBS의 다른 구성블럭의 신호처리는 바이트단위로 하므로 항상 스크램블하기 전에 바이트신호를 비트신호로 처리하는 구성소자와 스크램블한 후에는 다시 비트신호를 바이트신호로 변환하는 구성요소가 필요하였다.In the DBS transmission system, the PRBS generator used for the scrambler for randomizing the source coded data in MPEG-2 and the descrambler for restoring the randomized data to the user data in the receiver of the DBS is usually a one-bit shift. Multiple registers are used to generate serial bit signals. However, since the signal processing of the other component blocks of the DBS is in the unit of bytes, a component for processing a byte signal as a bit signal before scrambling and a component for converting a bit signal to a byte signal again after scramble are needed.

즉, 종래의 스크램블러의 구성회로도는 도 1에 도시되어 있으며, 수신측에서 사용되는 디스크램블러의 구성도 스크램블러의 구성과 동일하다. 도 1에 도시된 회로의 구성은 ETS(European Telecommunication Standard) 300 421:December 12, Digital Braodcasting System for Television, Sound and Data service; Framing structure, channel coding and modulation for 11/12 GHz satellite service에 개시되어 있다.That is, the configuration circuit diagram of the conventional scrambler is shown in FIG. The configuration of the circuit shown in FIG. 1 includes: European Telecommunication Standard (ETS) 300 421: December 12, Digital Braodcasting System for Television, Sound and Data service; Framing structure, channel coding and modulation for 11/12 GHz satellite service.

종래의 스크램블러는 복수개의 디 플립플롭으로 구성된 시프트 레지스터(12)의 마지막 두 개의 출력단은 배타적 논리합(이하 XOR이라고 함) 게이트(14)의 두 입력단에 각각 결합되어 있다. 이 XOR 게이트(14)의 출력단은 시프트 레지스터(12)의 입력단에 결합됨과 동시에 XOR 게이트(18)의 일 입력단에 결합되어 있다. 병렬-직렬(P/S) 변환기(12)의 입력단으로는 MPEG-2 구조를 갖는 입력 데이터가 인가되고, 그 출력단은 XOR 게이트(18)의 타단에 결합되어 있다. 직렬-병렬(S/P) 변환기(20)의 입력단은 XOR 게이트(18)의 출력단에 결합되고, 출력단으로는 스크램블된 데이터를 출력한다. 여기서, 시프트 레지스터(12)와 XOR 게이트(16)를 PRBS 발생기로 지칭할 수 있다.In the conventional scrambler, the last two output stages of the shift register 12 composed of a plurality of de-flip flops are respectively coupled to two input stages of an exclusive OR (hereinafter referred to as XOR) gate 14. The output terminal of the XOR gate 14 is coupled to the input terminal of the shift register 12 and to the one input terminal of the XOR gate 18. Input data having an MPEG-2 structure is applied to an input terminal of the parallel-to-serial (P / S) converter 12, and an output terminal thereof is coupled to the other end of the XOR gate 18. An input terminal of the S / P converter 20 is coupled to an output terminal of the XOR gate 18, and outputs scrambled data to the output terminal. Here, the shift register 12 and the XOR gate 16 may be referred to as a PRBS generator.

따라서, 도 1에서는 입력되는 바이트단위의 병렬 데이터는 P/S 변환기(14)에서 직렬 신호로 변환된다. 시프트 레지스터(12)에는 초기치 100101010000000가 로딩되어 있고, 매 8 전송패킷의 스타트에서 초기화된다. 시프트 레지스터(12)는 비트클럭(CLK)에 따라 로딩되어 있는 초기치가 1비트씩 오른쪽으로 시프트되고, 시프트 레지스터(12)의 마지막 두 개의 출력은 XOR 게이트(16)에서 배타적 논리합되어 시프트 레지스터(12)의 입력으로서 입력된다. 이 XOR 게이트(16)의 출력이 PRBS(Pseudo Random Binary Sequence) 출력이 되고, PRBS 출력은 XOR 게이트(18)의 일 입력단에 인가된다. XOR 게이트(18)는 P/S 변환기(14)에서 직렬신호로 변환된 입력 데이터와 XOR 게이트(16)로부터 출력되는 직렬의 PRBS 출력과 배타적 논리합한다. S/P 변환기(20)는 XOR 게이트(18)의 출력을 다시 8비트씩 모아 바이트신호로 변환해서 병렬로 출력한다. 도 2는 각 비트클럭 번호마다 시프트 레지스터(12)의 각 디 플립플롭에 래치된 데이터 내용과 XOR 게이트(16)로부터 출력되는 PRBS의 출력을 도시하고 있다.Accordingly, in FIG. 1, the parallel data input in byte units is converted into a serial signal by the P / S converter 14. The shift register 12 is loaded with an initial value of 100101010000000 and initialized at the start of every eight transfer packets. The shift register 12 shifts the initial value loaded according to the bit clock CLK by 1 bit to the right, and the last two outputs of the shift register 12 are exclusive-OR at the XOR gate 16 to shift the register 12. ) Is input as input. The output of the XOR gate 16 becomes a Pseudo Random Binary Sequence (PRBS) output, and the PRBS output is applied to one input terminal of the XOR gate 18. The XOR gate 18 is exclusively ORed with the input data converted into the serial signal in the P / S converter 14 and the serial PRBS output output from the XOR gate 16. The S / P converter 20 collects the outputs of the XOR gate 18 again by 8 bits, converts them into byte signals, and outputs them in parallel. FIG. 2 shows the data contents latched in each de- flip-flop of the shift register 12 for each bit clock number and the output of the PRBS output from the XOR gate 16. FIG.

그러나, 종래의 스크램블러 및 디스크램블러의 PRBS 발생기는 1비트형태의 PRBS를 발생하기 때문에 항상 바이트 클럭의 8배인 비트 클럭이 필요하였고, 바이트단위의 입력데이터를 비트단위로 변환하는 P/S 변환기(14)와 비트단위의 스크램블된 데이터를 바이트단위로 변환하는 S/P 변환기(20)가 필요로 하였으며, 모든 동작이 비트 클럭으로 동작하기 때문에 구성소자의 처리속도가 빨라야 했으며, 바이트 클럭으로 동작하는 다른 구성블럭과는 달리 비트 클럭으로 동작하므로 고속 동작에 제한이 되었다.However, since the PRBS generators of the scrambler and the descrambler of the related art generate a 1-bit PRBS, a bit clock that is 8 times the byte clock is always needed, and a P / S converter converting the input data of the byte unit into the bit unit 14 ) And the S / P converter 20 converting the scrambled data in bit units into bytes, and the processing speed of the components needed to be fast because all operations are operated in bit clocks, Unlike the configuration block, it operates with a bit clock, which limits the high speed operation.

상기의 문제점을 극복하기 위하여, 본 발명의 목적은 DBS의 전송시스템에 있어서 바이트 클럭을 이용하여 입력 데이터를 스크램블링하고, 회로가 간단하면서 고속으로 처리할 수 있는 스크램블러를 제공하는 데 있다.In order to overcome the above problems, it is an object of the present invention to provide a scrambler that can scramble input data using a byte clock in a DBS transmission system and that the circuit can be processed simply and at high speed.

본 발명의 다른 목적은 DBS의 수신기에 있어서 복호화된 데이터를 바이트 클럭을 이용하여 디스크램블링하고, 회로가 간단하면서 고속으로 처리할 수 있는 디스크램블러를 제공하는 데 있다.Another object of the present invention is to provide a descrambler capable of descrambling decoded data using a byte clock in a DBS receiver and processing a circuit at high speed.

상기의 목적을 달성하기 위하여, 본 발명에 의한 스크램블러는 전송패킷으로 입력되는 데이터를 소정의 랜덤 패턴에 의해 랜덤화해서 스크램블된 데이터를 출력하는 스크램블러, 스크램블된 데이터를 오류정정부호화하는 외부 코더, 오류정정부호화된 데이터를 인터리브처리하는 인터리버, 인터리브처리된 데이터를 콘벌루션 부호화하는 내부 코더를 포함하는 고해상도 텔레비젼의 전송 시스템에 있어서, 상기 스크램블러는, 병렬로 되어 있는 제1 내지 제6 래치; 병렬로 되어 있는 제7 및 제8 래치; 제1 내지 제6 래치의 각 출력단에 연결되는 제9 내지 제14 래치; 제7 래치의 출력단에 연결되는 제15 래치; 상기 제7 내지 제15 래치의 출력으로부터 즉, 이웃하는 두 개의 래치의 출력을 배타적 논리합하여 병렬의 PRBS(Pseudo Random Binary Sequence)를 출력함과 동시에 이 병렬의 PRBS 출력은 상기 제1 내지 제8 래치에 피드백 입력하는 제1 내지 제8 XOR 게이트; 및 제1 내지 제8 XOR 게이트로부터 각각 출력되는 병렬의 PRBS 출력과 상기 입력 데이터를 배타적 논리합하여 스크램블된 데이터를 출력하는 제9 내지 제16 XOR 게이트를 포함하고, 상기 제1 내지 제15 래치에는 소정의 랜덤 패턴에 따른 초기치가 로딩됨을 특징으로 하고 있다.In order to achieve the above object, the scrambler according to the present invention is a scrambler for outputting the scrambled data by randomizing the data input to the transmission packet by a predetermined random pattern, an external coder for error correction coded scrambled data, error A transmission system of a high definition television comprising an interleaver for interleaving correction coded data and an internal coder for convolutional coding of the interleaved data, said scrambler comprising: first to sixth latches in parallel; Seventh and eighth latches in parallel; Ninth to fourteenth latches connected to respective output ends of the first to sixth latches; A fifteenth latch connected to the output terminal of the seventh latch; From the outputs of the seventh to fifteenth latches, that is, the outputs of two neighboring latches are exclusively ORed to output parallel PRBS (Pseudo Random Binary Sequence), and the parallel PRBS outputs are output to the first to eighth latches. First to eighth XOR gates inputting feedback thereto; And ninth through sixteenth XOR gates outputting scrambled data by performing exclusive OR of the parallel PRBS outputs respectively output from the first through eighth XOR gates, and the first through fifteenth latches include: The initial value according to the random pattern of is characterized in that the loading.

상기의 다른 목적을 달성하기 위하여, 본 발명에 의한 디스크램블러는 채널로부터 전송된 데이터를 복조해서 복호화하는 내부 디코더, 복호화된 데이터를 버스터 에러에 대응하기 위해서 디인터리브처리하는 디인터리버, 디인터리브된 데이터를 오류정정 복호화하는 외부 디코더, 오류정정복호화된 데이터에서 랜덤화된 패턴을 제거하여 사용자 데이터로 복원하는 디스크램블러를 포함하는 고해상도 텔레비젼의 수신기에 있어서, 상기 디스크램블러는, 병렬로 되어 있는 제1 내지 제6 래치; 병렬로 되어 있는 제7 및 제8 래치; 제1 내지 제6 래치의 각 출력단에 연결되는 제9 내지 제14 래치; 제7 래치의 출력단에 연결되는 제15 래치; 상기 제7 내지 제15 래치의 출력으로부터 즉, 이웃하는 두 개의 래치의 출력을 배타적 논리합하여 병렬의 PRBS(Pseudo Random Binary Sequence)를 출력함과 동시에 이 병렬의 PRBS 출력은 상기 제1 내지 제8 래치에 피드백 입력하는 제1 내지 제8 XOR 게이트; 및 제1 내지 제8 XOR 게이트로부터 각각 출력되는 병렬의 PRBS 출려과 상기 오류정정 복호화된 데이터를 배타적 논리합하여 디스크램블된 데이터를 출력하는 제9 내지 제16 XOR 게이트를 포함하고, 상기 제1 내지 제15 래치에는 소정의 랜덤 패턴에 따른 초기치가 로딤됨을 특징으로 하고 있다.In order to achieve the above object, the descrambler according to the present invention includes an internal decoder for demodulating and decoding data transmitted from a channel, a deinterleaver for deinterleaving the decoded data to correspond to a buster error, and a deinterleaved data. A receiver of a high-definition television comprising an external decoder for error correction and decoding, and a descrambler for removing a randomized pattern from the error correction decoded data and restoring it into user data. A sixth latch; Seventh and eighth latches in parallel; Ninth to fourteenth latches connected to respective output ends of the first to sixth latches; A fifteenth latch connected to the output terminal of the seventh latch; From the outputs of the seventh to fifteenth latches, that is, the outputs of two neighboring latches are exclusively ORed to output parallel PRBS (Pseudo Random Binary Sequence), and the parallel PRBS outputs are output to the first to eighth latches. First to eighth XOR gates inputting feedback thereto; And ninth through sixteenth XOR gates outputting descrambled data by exclusively ORing the parallel PRBS outputs outputted from the first through eighth XOR gates and the error correction decoded data, respectively. The 15 latch is characterized in that the initial value according to the predetermined random pattern is loaded.

도 1은 종래의 스크램블러의 회로도이다.1 is a circuit diagram of a conventional scrambler.

도 2는 도 1에 도시된 시프트 레지스터의 출력과 PRBS 출력의 타이밍도이다.FIG. 2 is a timing diagram of the output of the shift register and the PRBS output shown in FIG.

도 3은 본 발명이 적용되는 스크램블러를 포함하는 DBS의 전송 시스템의 구성블럭도이다.3 is a block diagram of a transmission system of a DBS including a scrambler to which the present invention is applied.

도 4는 본 발명이 적용되는 디스크램블러를 포함하는 DBS의 수신기의 구성블럭도이다.4 is a block diagram of a receiver of a DBS including a descrambler to which the present invention is applied.

도 5는 도 3에 도시된 스크램블러의 상세회로도이다.FIG. 5 is a detailed circuit diagram of the scrambler shown in FIG. 3.

도 6은 도 5에 도시된 D F/F들의 출력과 PRBS의 출력의 타이밍도이다.FIG. 6 is a timing diagram of an output of the D F / Fs and an output of the PRBS shown in FIG. 5.

이하, 첨부된 도면을 참조하여, 본 발명에 의한 스크램블러 및 디스크램블러의 바람직한 실시예를 설명하기로 한다.Hereinafter, exemplary embodiments of the scrambler and the descrambler according to the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명이 적용되는 DBS의 전송 시스템의 구성블럭도이다. 도 3에 있어서, 스크램블러(102)는 MPEG-2로 소오스 부호화되어 전송패킷으로 입력되는 데이터를 바이트 클럭(BYTE CLK)에 따라 랜덤화해서 스크램블된 데이터를 출력한다. 이 바이트 클럭(BYTE CLK)은 외부 코더(104), 래치들(106,110), 인터리버(108)에도 인가되고 있다. 외부 코더(104)는 스크램블된 데이터를 리드-솔로몬(Reed-Solomon) 코드로 오류정정부호화한다.3 is a block diagram of a transmission system of a DBS to which the present invention is applied. In Fig. 3, the scrambler 102 outputs scrambled data by randomizing the data source-coded to MPEG-2 and input to the transmission packet according to the byte clock BYTE CLK. The byte clock BYTE CLK is also applied to the external coder 104, the latches 106 and 110, and the interleaver 108. The external coder 104 error corrects the scrambled data into Reed-Solomon code.

래치(106)는 오류정정 부호화된 데이터를 바이트 클럭(BYTE CLK)에 따라 래치하고, 인터리버(108)는 인터리빙 깊이(interleaving depth)가 소정수(여기서는 12)의 브랜치들로 구성되고, 입력 스위치에 의해 입력 바이트 스트림을 순환적(cyclically)으로 선택한다. 여기서, 각 브랜치는 FIFO(First-In, First-Out) 시프트 레지스터이고, FIFO 시프트 레지스터의 각 셀은 17바이트의 깊이를 갖고 있다. 따라서, 래치(106)에 래치된 출력은 1바이트단위로 입력 스위치에 의해 선택되어 FIFO 시프트레지스터에 기입되고, FIFO 시프트 레지스터의 출력은 출력 스위치에 의해 선택되어 바이트 클럭(BYTE CLK)에 따라 래치(110)에 래치된다. 이 때, 입력 스위치와 출력스위치는 동기되어 있다. 외부 코더(112)에서는 래치(110)에 래치된 데이터를 콘벌루션 부호화한다.The latch 106 latches the error correction coded data according to the byte clock BYTE CLK, and the interleaver 108 is composed of a predetermined number of branches (here 12) having an interleaving depth, Selects the input byte stream cyclically. Here, each branch is a FIFO (First-In, First-Out) shift register, and each cell of the FIFO shift register has a depth of 17 bytes. Therefore, the output latched to the latch 106 is selected by the input switch in units of 1 byte and written to the FIFO shift register, and the output of the FIFO shift register is selected by the output switch to latch according to the byte clock BYTE CLK. Latched at 110). At this time, the input switch and the output switch are synchronized. The external coder 112 convolutionally encodes the data latched in the latch 110.

도 4는 본 발명이 적용되는 DBS-HDTV 수신기의 구성 블록도로서, 도 3에 도시된 전송 시스템의 역순으로 데이터가 처리된다. 도 4에 있어서, 내부 디코더(202)는 입력데이터를 바이트 클럭(BYTE CLK)에 따라 비터비 복호화한다. 여기서, 내부 디코더(202)에 입력되는 데이터는 RF 위성 채널로부터 전송된 데이터를 QPSK 복조된 데이터이다. 래치(204)는 비터비 복호화된 데이터를 바이트 클럭(BYTE CLK)에 따라 래치하고, 래치된 데이터를 버스터 에러에 대응하기 위해서 디인터리버(206)에 출력한다. 디인터리버(206)의 입력 스위치에 의해 래치된 데이터를 선택해서 FIFO 시프트 레지스터에 기입하고, 출력 스위치에 의해 이 FIFO 시프트 레지스터로부터 독출되는 데이터를 바이트 클럭(BYTE CLK)에 따라 래치(208)에 래치한다. 외부 디코더(210)는 래치된 데이터를 오류정정 복호화한다. 디스크램블러(212)는 바이트 클럭(BYTE CLK)에 따라 랜덤화 패턴(randomizing pattern)을 제거해서 원래의 사용자 데이터로 복원한다.FIG. 4 is a block diagram of a DBS-HDTV receiver to which the present invention is applied, in which data is processed in the reverse order of the transmission system shown in FIG. In FIG. 4, the internal decoder 202 decodes input data according to the byte clock BYTE CLK. Here, the data input to the internal decoder 202 is QPSK demodulated data from the data transmitted from the RF satellite channel. The latch 204 latches the Viterbi decoded data according to the byte clock BYTE CLK, and outputs the latched data to the deinterleaver 206 to correspond to the buster error. The data latched by the input switch of the deinterleaver 206 is selected and written to the FIFO shift register, and the data read out from the FIFO shift register by the output switch is latched to the latch 208 in accordance with the byte clock BYTE CLK. do. The external decoder 210 performs error correction decoding on the latched data. The descrambler 212 restores original user data by removing a randomizing pattern according to the byte clock BYTE CLK.

도 5는 도 3에 도시된 스크램블러의 상세회로도이다. 도 5에 있어서, 본 발명의 스크램블러의 구성은 종래의 시프트 레지스터를 직렬형태에서 시프트 레지스터의 각 디 플립플롭을 병렬형태로 배열한다. 즉, 제1 내지 제6 D F/F(302-312)의 각 출력단(Q)은 제9 내지 제14 D F/F(318-328)의 각 입력단(D)에 결합되어 있다. 제1 XOR 게이트(332)의 제1 및 제2 입력단은 제7 D 및 제8 F/F(314,316)의 각 출력단(Q)에 결합되고, 그 출력단은 제1 D F/F(302)의 입력단(D)과 제9 XOR 게이트(348)의 일 입력단에 공통 결합된다. 제2 XOR 게이트(334)의 제1 및 제2 입력단은 제8 및 제9 D F/F(316,318)의 각 출력단(Q)에 결합되고, 그 출력단은 제2 D F/F(304)의 입력단(D)과 제10 XOR 게이트(350)의 일 입력단에 공통 결합된다. 제3 XOR 게이트(336)의 제1 및 제2 입력단은 제9 및 제10 D F/F(318,320)의 각 출력단(Q)에 결합되고, 그 출력단은 제3 D F/F(306)의 입력단(D)과 제11 XOR 게이트(352)의 일 입력단에 공통 결합된다. 제4 XOR 게이트(338)의 제1 및 제2 입력단은 제10 및 제11 D F/F(320,322)의 각 출력단(Q)에 결합되고, 그 출력단은 제4 D F/F(308)의 입력단(D)과 제12 XOR 게이트(354)의 일 입력단에 공통 결합된다. 제5 XOR 게이트(340)의 제1 및 제2 입력단은 제11 및 제12 D F/F(322,324)의 각 출력단(Q)에 결합되고, 그 출력단은 제5 D F/F(310)의 입력단(D)과 제13 XOR 게이트(356)의 일 입력단에 공통 결합된다. 제6 XOR 게이트(342)의 제1 및 제2 입력단은 제12 및 제13 D F/F(324,326)의 각 출력단(Q)에 결합되고, 그 출력단은 제6 D F/F(312)의 입력단(D)과 제14 XOR 게이트(358)의 일 입력단에 공통 결합된다. 제7 XOR 게이트(344)의 제1 및 제2 입력단은 제13 및 제14 D F/F(326,328)의 각 출력단(Q)에 결합되고, 그 출력단은 제7 D F/F(314)의 입력단(D)과 제15 XOR 게이트(360)의 일 입력단에 공통 결합된다. 제8 XOR 게이트(346)의 제1 및 제2 입력단은 제14 및 제15 D F/F(328,330)의 각 출력단(Q)에 결합되고, 그 출력단은 제8 D F/F(316)의 입력단(D)과 제16 XOR 게이트(362)의 일 입력단에 공통 결합된다. 제9 내지 제16 XOR 게이트(348-362)의 각 타 입력단으로는 입력 데이터가 인가되어 있고, 각 출력단으로는 스크램블된 데이터가 출력된다. 바이트 클럭(BYTE CLK)은 제1 내지 제15 디 플립플롭(이하 D F/F라고 함:302-330)의 클럭단에 인가되고 있다.FIG. 5 is a detailed circuit diagram of the scrambler shown in FIG. 3. In Fig. 5, the configuration of the scrambler of the present invention arranges each de- flip-flop of the shift register in parallel in a conventional shift register. That is, each output terminal Q of the first to sixth D F / Fs 302-312 is coupled to each input terminal D of the ninth to fourteenth D F / Fs 318-328. The first and second input terminals of the first XOR gate 332 are coupled to respective output terminals Q of the seventh D and eighth F / Fs 314 and 316, and the output terminals thereof are input terminals of the first DF / F 302. And (D) are commonly coupled to one input of the ninth XOR gate 348. The first and second input terminals of the second XOR gate 334 are coupled to respective output terminals Q of the eighth and ninth DF / Fs 316 and 318, and the output terminals thereof are the input terminals of the second DF / F 304. D) is commonly coupled to one input terminal of the tenth XOR gate 350. The first and second input terminals of the third XOR gate 336 are coupled to respective output terminals Q of the ninth and tenth DF / Fs 318 and 320, and the output terminals thereof are input terminals (3) of the third DF / F 306. D) and one input terminal of the eleventh XOR gate 352 are commonly coupled. The first and second input terminals of the fourth XOR gate 338 are coupled to respective output terminals Q of the tenth and eleventh DF / Fs 320 and 322, and the output terminals thereof are the input terminals of the fourth DF / F 308. D) and one input terminal of the twelfth XOR gate 354 are commonly coupled. The first and second input terminals of the fifth XOR gate 340 are coupled to the respective output terminals Q of the eleventh and twelfth DF / Fs 322 and 324, and the output terminals thereof are the input terminals of the fifth DF / F 310. D) and one input terminal of the thirteenth XOR gate 356 are commonly coupled. The first and second input terminals of the sixth XOR gate 342 are coupled to respective output terminals Q of the twelfth and thirteenth DF / Fs 324 and 326, and the output terminals thereof are the input terminals of the sixth DF / F 312. D) and one input of the fourteenth XOR gate 358 are commonly coupled. The first and second input terminals of the seventh XOR gate 344 are coupled to respective output terminals Q of the thirteenth and fourteenth DF / Fs 326 and 328, and the output terminals thereof are the input terminals of the seventh DF / F 314 ( D) and one input terminal of the fifteenth XOR gate 360 are commonly coupled. The first and second input terminals of the eighth XOR gate 346 are coupled to respective output terminals Q of the fourteenth and fifteenth DF / Fs 328 and 330, and the output terminals thereof are the input terminals of the eighth DF / F 316. D) and one input terminal of the sixteenth XOR gate 362 are commonly coupled. Input data is applied to the other input terminals of the ninth to sixteenth XOR gates 348-362, and scrambled data is output to each output terminal. The byte clock BYTE CLK is applied to the clock stages of the first to fifteenth de- flip-flops (hereinafter referred to as D F / F: 302-330).

여기서, 도 5에 도시된 구성은 도 4에 도시된 디스크램블러에 적용될 수도 있다. 도 4에 도시된 디스크램블러에 적용될 경우에는 제9 내지 제16 XOR 게이트(348-362)의 각 타 입력단으로는 외부 디코더(210)로부터 출력되는 오류정정 복호화된 데이터를 입력하고, 각 출력단으로는 디스크램블된 데이터가 출력된다.Here, the configuration shown in FIG. 5 may be applied to the descrambler shown in FIG. 4. When applied to the descrambler shown in FIG. 4, error correction decoded data output from the external decoder 210 is input to each other input terminal of the ninth through 16th XOR gates 348-362, and to each output terminal. Descrambled data is output.

이어서, 도 5에 도시된 회로의 동작을 설명하면 다음과 같다. 도 5에 있어서, 제1 내지 제15 D F/F(302-330)에는 초기치 100101010000000가 로딩되어 있다. 제15 및 제14 D F/F(330,328)의 출력이 제8 XOR 게이트(346)에서 배타적 논리합되어 병렬 PRBS 출력의 최상위비트(이하 MSB라고 함)가 된다. 제14 및 제13 D F/F(328,326)의 출력은 제7 XOR 게이트(344)에서 배타적 논리합되고, 제13 및 제12 D F/F(326,324)의 출력은 제6 XOR 게이트(342)에서 배타적 논리합되고, 제12 및 제11 D F/F(324,322)의 출력은 제5 XOR 게이트(340)에서 배타적 논리합되고, 제11 및 제10 D F/F(322,320)의 출력은 제4 XOR 게이트(338)에서 배타적 논리합되고, 제10 및 제9 D F/F(320,318)의 출력은 제3 XOR 게이트(336)에서 배타적 논리합되고, 제9 및 제8 D F/F(318,316)의 출력은 제2 XOR 게이트(334)에서 배타적 논리합되고, 제8 및 제7 D F/F(316,314)의 출력은 제1 XOR 게이트(332)에서 배타적 논리합되어 병렬 PRBS 출력의 최하위비트(이하 LSB라고 함)가 된다.Next, the operation of the circuit shown in FIG. 5 will be described. In Fig. 5, the first to fifteenth D F / Fs 302 to 330 are loaded with an initial value of 100101010000000. The outputs of the fifteenth and fourteenth D F / Fs 330 and 328 are exclusive ORed at the eighth XOR gate 346 to become the most significant bit of the parallel PRBS output (hereinafter referred to as MSB). The outputs of the fourteenth and thirteenth DF / Fs 328, 326 are exclusive OR at the seventh XOR gate 344, and the outputs of the thirteenth and twelfth DF / Fs 326, 324 are exclusive OR at the sixth XOR gate 342. Outputs of the twelfth and eleventh DF / Fs 324, 322 are exclusively ORed at the fifth XOR gate 340, and outputs of the eleventh and tenth DF / Fs 322, 320 are of the fourth XOR gates 338. Exclusive OR, the outputs of the tenth and ninth DF / Fs 320, 318 are exclusive ORed at the third XOR gate 336, and the outputs of the ninth and eighth DF / Fs 318, 316 are second XOR gates 334. ), And the outputs of the eighth and seventh DF / Fs 316, 314 are exclusive ORed at the first XOR gate 332 to become the least significant bits of the parallel PRBS output (hereinafter referred to as LSB).

제1 내지 제8 XOR 게이트(332-346)로부터 출력되는 8비트의 병렬 PRBS 출력은 제9 내지 제16 XOR 게이트(348-362)에서 입력되는 8비트의 병렬 데이터와 배타적 논리합되어 스크램블된 데이터가 출력된다. 한편, 제1 내지 제8 XOR 게이트(332-346)의 각 출력단이 제1 내지 제8 D F/F(302-316)의 각 입력단(D)에 연결되고, 제1 내지 제6 D F/F(302-312)의 각 출력단은 제9 내지 제14 D F/F(318-328)의 입력단에 연결되어 있으므로 다음 바이트 클럭(BYTE CLK)에서 제1 내지 제8 XOR 게이트(332-346)로부터 출력되는 8비트의 PRBS 출력은 제1 내지 제8 D F/F(302-316)에 래치되고, 또한, 제1 내지 제6 D F/F(302-312)의 각 출력은 제9 내지 제14 D F/F(318-328)에 래치되고, 제7 D F/F(314)의 출력은 제15 D F/F(330)에 래치된다. 따라서, 도 6에 도시된 바와 같이, 첫 번째 바이트 클럭에서는 제1 내지 제15 D F/F(302-330)로부터 로딩되어 있는 초기치 100101010000000가 출력되므로, 제1 내지 제8 XOR 게이트(332-346)의 8비트의 병렬 PRBS의 출력은 11이 된다. 두 번째 바이트 클럭에서는 이 병렬 PRBS 출력이 제1 내지 제8 D F/F(302-316)에 입력되고, 제1 내지 제6 D F/F(302-312)의 각 출력은 제9 내지 제14 D F/F(318-328)에 입력되고, 제7 D F/F(314)의 출력은 제15 D F/F(330)에 입력된다. 따라서, 제1 내지 제15 D F/F(302-330)로부터는 110000001001010이 출력되고, 제1 내지 제8 XOR 게이트(332-346)로부터는 8비트 병렬의 PRBS 11110110이 출력된다. 이렇게, 바이트 클럭(BYTE CLK)이 바뀔 때마다 위의 과정을 반복하여 제 1 내지 제8 XOR 게이트(332-346)로부터 8비트씩의 병렬 PRBS값을 출력한다. 따라서, 매 바이트 클럭마다 입력 데이터와 8비트의 병렬 PRBS 출력은 제9 내지 제16 XOR 게이트(348-362)에서 배타적 논리합하여 스크램블된 데이터가 출력된다.The 8-bit parallel PRBS output from the first through eighth XOR gates 332-346 is exclusively ORed with the 8-bit parallel data input from the ninth through sixteenth XOR gates 348-362, thereby scrambled data. Is output. Meanwhile, each output terminal of the first to eighth XOR gates 332-346 is connected to each input terminal D of the first to eighth DF / Fs 302-316, and the first to sixth DF / F ( Each output terminal of 302-312 is connected to an input terminal of the ninth to fourteenth DF / Fs 318-328, and thus is output from the first to eighth XOR gates 332-346 at the next byte clock BYTE CLK. The 8-bit PRBS output is latched to the first to eighth DF / Fs 302-316, and each output of the first to sixth DF / Fs 302-312 is a ninth to fourteenth DF / F. 318-328, and the output of the seventh DF / F 314 is latched to the fifteenth DF / F 330. Therefore, as shown in FIG. 6, since the initial value 100101010000000 loaded from the first to fifteenth DF / Fs 302-330 is output from the first byte clock, the first to eighth XOR gates 332-346. The output of 8-bit parallel PRBS is 11. At the second byte clock, this parallel PRBS output is input to the first through eighth DF / F 302-316, and each output of the first through sixth DF / F 302-312 is the ninth through fourteenth DF. / F (318-328), and the output of the seventh DF / F (314) is input to the fifteenth DF / F (330). Therefore, 110000001001010 is outputted from the first to fifteenth D F / Fs 302-330, and PRBS 11110110 of eight bits in parallel are outputted from the first to eighth XOR gates 332-346. As described above, whenever the byte clock BYTE CLK is changed, the above process is repeated to output parallel PRBS values of 8 bits from the first to eighth XOR gates 332 to 346. Accordingly, the scrambled data is output by performing exclusive OR on the ninth through sixteenth XOR gates 348-362 of the input data and the 8-bit parallel PRBS output every byte clock.

상술한 바와 같이, 본 발명의 스크램블러 및 디스크램블러는 바이트 클럭으로 동작하며 PRBS를 출력하는 디 플립플롭의 형태를 병렬로 배열하여 P/S 변환기와 S/P 변환기등이 불필요하므로 회로가 간단해지고, 처리속도를 고속화할 수 있는 효과가 있다.As described above, the scrambler and the descrambler of the present invention operate in a byte clock and arrange a form of a de-flip that outputs PRBS in parallel, thereby simplifying a circuit since a P / S converter and an S / P converter are unnecessary. There is an effect that can speed up the processing speed.

Claims

The scrambler outputs scrambled data by randomizing the data inputted to the transmission packet by a predetermined random pattern, the external coder which error-corrects the scrambled data, the interleaver which interleaves the error correction-coded data, and the interleaved data. In the transmission system of a high-definition television comprising an internal coder to convolutionally encode the scrambler,

First to sixth latches arranged in parallel;

Seventh and eighth latches arranged in parallel;

Ninth to fourteenth latches connected to respective output ends of the first to sixth latches;

A fifteenth latch connected to the output terminal of the seventh latch;

From the outputs of the seventh to fifteenth latches, that is, the outputs of two neighboring latches are exclusively ORed to output parallel PRBS (Pseudo Random Binary Sequence), and the parallel PRBS outputs are output to the first to eighth latches. First to eighth XOR gates inputting feedback thereto; And

A ninth through sixteenth XOR gate for outputting scrambled data by exclusively ORing the parallel PRBS outputs output from the first through eighth XOR gates and the input data,

The first to the fifteenth latch is characterized in that the initial value is loaded according to a predetermined random pattern.

The scrambler of claim 1, wherein the first to fifteenth latches are configured as flip-flops.

The scrambler of claim 1, wherein the first to fifteenth latches operate according to a byte clock.

The gate of claim 1, wherein the first to eighth XOR gates are formed.

A first XOR gate coupled to each output end of the seventh and eighth latches, the output end of which is coupled to an input end of the first latch to output an LSB of the PRBS;

A first XOR gate coupled to each output end of the eighth and ninth latches, the output end of the second XOR gate being coupled to an input end of the second latch;

A first XOR gate coupled to each output end of the ninth and tenth latches, the output end of the third XOR gate being coupled to an input end of the third latch;

A first XOR gate coupled to each output end of the tenth and eleventh latches, the output end of which is coupled to an input end of the fourth latch;

A first XOR gate coupled to each output end of the eleventh and twelfth latches, the output end of the fifth XOR gate being coupled to an input end of the fifth latch;

A first XOR gate coupled to each output end of the twelfth and thirteenth latches, the output end of which is coupled to an input end of the sixth latch;

A first XOR gate coupled to each output end of the thirteenth and fourteenth latches, the output end of the seventh XOR gate being coupled to an input end of the seventh latch; And

The first and second input terminals are coupled to respective output terminals of the fourteenth and fifteenth latches, and the output terminals thereof are eighth XOR gates coupled to the input terminals of the eighth latch to output the MSB of the PRBS.

An internal decoder for demodulating and decoding data transmitted from a channel, a deinterleaver for deinterleaving the decoded data to correspond to a buster error, an external decoder for error correction and decoding the deinterleaved data, and randomizing the error correction and decoded data. In the receiver of a high-definition television comprising a descrambler for removing a pattern and restoring it into user data, the descrambler includes:

First to sixth latches arranged in parallel;

Seventh and eighth latches arranged in parallel;

A fifteenth latch connected to the output terminal of the seventh latch;

A ninth through sixteenth XOR gate for outputting descrambled data by exclusively ORing the parallel PRBS outputs respectively output from the first through eighth XOR gates and the error correction decoded data;

The first to fifteenth latches are characterized in that the initial value is loaded according to a predetermined random pattern.

6. The descrambler of claim 5, wherein the first to fifteenth latches are configured as flip-flops.

6. The descrambler of claim 5, wherein the first to fifteenth latches operate according to a byte clock.

The method of claim 5, wherein the first to eighth XOR gate is

The first and second input terminals are coupled to respective output terminals of the fourteenth and fifteenth latches, and the output terminals thereof are eighth XOR gates coupled to the input terminals of the eighth latch to output the MSB of the PRBS. .