KR100219495B1

KR100219495B1 - Sync. protection circuit of error correction code in a dvd

Info

Publication number: KR100219495B1
Application number: KR1019960049320A
Authority: KR
Inventors: 김현권
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-10-28
Filing date: 1996-10-28
Publication date: 1999-09-01
Also published as: KR19980029986A

Abstract

디.브이.디(DVD)의 에러정정코드 싱크보호회로를 공개한다. 그 회로는 복조 데이터를 입력받아 에러 정정을 수행하여 에러정정된 아이디 데이터와 에러정정 결과 신드롬 내에 하나 이상의 에러가 존재할 때와 둘 이상의 에러가 존재하여 정정이 불가능할 때 각각 제1 및 제2에러프레그 신호를 발생하는 에러정정부와, 상기 에러정정된 아이디 데이터를 1 증가시키는 가산부와, 검출된 동기신호와 카운팅된 동기신호의 일치 여부에 따라 발생되는 신호와 상기 제1에러플레그신호를 논리곱 연산하고, 소정 원도우내에 동기신호의 검출 여부에 따라 발생되는 신호와 상기 제2에러플레그신호를 논리곱 연산하고, 논리곱 연산된 결과를 논리합 연산하는 논리 연산부, 및 상기 논리연산부의 출력에 따라 상기 가산부의 출력을 로딩하고 프레임 카운팅 신호에 따라 섹터 카운팅을 수행하는 카운터를 구비한 것을 특징으로 한다.Discloses an error-correcting code-sync protection circuit for a digital versatile disc (DVD). The circuitry receives the demodulated data and performs error correction to determine if there is more than one error in the error corrected identity data and the error correction result syndrome, and when there is more than one error and the correction is impossible, An adder for adding the error corrected ID data by 1, an adder for adding a signal generated according to whether or not the detected sync signal is counted to the counted sync signal, and the first error flag signal, A logical operation unit that performs a logical AND operation on a signal generated in accordance with whether or not a synchronous signal is detected within a predetermined window and the second error flag signal and performs a logical OR operation on the result of the logical AND operation; And a counter for loading the output of the addition unit and performing sector counting in accordance with the frame counting signal. do.

Description

The error correcting code sink protection circuit of D.V.D.

본 발명은 디.브이.디(DVD: Digital Versatile Disc)에 관한 것으로, 특히 디.브이.디의 에러정정코드(ECC: Error Correction Code) 싱크 보호회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital versatile disc (DVD), and more particularly, to an error correction code (ECC) sync protection circuit of a digital versatile disc.

디.브이.디 시스템의 데이터 포맷에 있어서, 한 프레임은 1488 채널 비트를 기준으로 32비트의 싱크 패턴이 존재하며, 26 프레임으로 구성되는 한 섹터는 각 프레임에 따라 SY0∼SY7의 8가지, DSV(Digital Sum Value) 제어를 위한 2가지, 및 상태 구분을 위한 2가지의 싱크 패턴이 존재하여 총 32가지의 싱크 패턴이 존재한다. 이때, SY0는 첫 프레임의 싱크로만 사용되며 이를 섹터 싱크라 한다. 하나의 에러정정 블록은 16개의 섹터로 구성되며, 이러한 블록의 첫 싱크는 복조 아이디(ID) 데이터 내에 있는 각 섹터의 시리얼 번호로 결정되는 ECC 싱크이다. 이러한 ECC 싱크신호는 에러 정정을 위한 기준 싱크신호로서 첫 섹터를 나타내며, 만약 이 신호가 제대로 인식되지 못하면 연속적으로 데이터 오류가 발생하게 된다. 종래에 있어서, 아이디 데이터가 xxxxx0일 때 ECC 싱크가 발생되며, ID 에러정정후 이전의 xxxxxF를 발견하고 다음 섹터가 첫 섹터임을 나타내는 PECSY 신호와 정정 결과인 플레그 신호 SIDER에 따라서 에러가 없을 때 ECSY 신호를 출력하고 그 이외에는 섹터의 수를 카운트하여 ECSY 신호를 출력하도록 되어 있었다.In the data format of the D. V. system, one frame has a 32-bit sync pattern on the basis of 1488 channel bits, and one sector composed of 26 frames has 8 types of SY0 to SY7, DSV (Digital sum value) control, and there are two sync patterns for state classification, and there are a total of 32 sync patterns. At this time, SY0 is used only as a synch for the first frame, and this is referred to as a sector sink. One error correction block is composed of 16 sectors, and the first sync of this block is an ECC sync determined by the serial number of each sector in the demodulation ID (ID) data. This ECC sync signal represents the first sector as a reference sync signal for error correction, and if this signal is not correctly recognized, a data error occurs continuously. Conventionally, when the ID data is xxxxx0, ECC sync occurs. After the ID error is corrected, the previous xxxxxF is found, and when there is no error according to the PECSY signal indicating that the next sector is the first sector and the flag signal SIDER as the correction result, And outputs the ECSY signal by counting the number of sectors other than the sector number.

그런데, 상술한 종래의 방식은 트랙 점프 등으로 인하여 새로이 ECSY를 검출하고자 할 때, 섹터 카운터가 미처 준비가 되지 않아서 SIDER 신호를 발생하여 ECSY 신호가 발생되지 못하는 경우가 발생할 수 있다. 이것은 액세스 타임의 약화를 초래한다. 또한, 아이디 에러 정정의 오류로 인하여 한 번 섹터 카운터가 잘못 로딩되면 연속적으로 ECSY 신호가 잘못 출력될 가능성도 있었다.However, in the above-described conventional method, when a new ECSY is detected due to a track jumping or the like, a sector counter is not ready yet, so that a SIDER signal is generated and an ECSY signal may not be generated. This results in a decrease in access time. In addition, there is a possibility that the ECSY signal is erroneously output consecutively once the sector counter is loaded incorrectly due to the error of the ID error correction.

본 발명의 목적은 상술한 종래의 문제점을 해결하기 위하여, 정확한 아이디 데이터를 검출할 때마다 섹터 카운터의 값을 리플레쉬함으로써 ECC 싱크를 정확히 보호할 수 있는 디.브이.디의 에러정정코드 싱크보호회로를 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide an error correcting code sink protection method and apparatus for correcting ECC sync by correctly refreshing the value of a sector counter every time the accurate ID data is detected, Circuit.

도 1은 본 발명에 따른 디.브이.디의 에러정정코드 싱크보호회로를 설명하기 위한 블록도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a block diagram for explaining an error-correcting code-sync protection circuit of a D.D.

본 발명의 목적을 달성하기 위한 본 발명에 따른 디.브이.디의 에러정정코드 싱크보호회로는 복조 데이터를 입력받아 에러 정정을 수행하여 에러정정된 아이디 데이터와 에러정정 결과 신드롬 내에 하나 이상의 에러가 존재할 때와 둘 이상의 에러가 존재하여 정정이 불가능할 때 각각 제1 및 제2에러프레그 신호를 발생하는 에러정정부와, 상기 에러정정된 아이디 데이터를 1 증가시키는 가산부와, 검출된 동기신호와 카운팅된 동기신호의 일치 여부에 따라 발생되는 신호와 상기 제1에러플레그신호를 논리곱 연산하고, 소정 원도우내에 동기신호의 검출 여부에 따라 발생되는 신호와 상기 제2에러플레그신호를 논리곱 연산하고, 논리곱 연산된 결과를 논리합 연산하는 논리 연산부, 및 상기 논리연산부의 출력에 따라 상기 가산부의 출력을 로딩하고 프레임 카운팅 신호에 따라 섹터 카운팅을 수행하는 카운터를 구비한 것을 특징으로 한다.In order to accomplish the object of the present invention, there is provided an error-correcting code-sync protection circuit for a D / A converter, which receives demodulation data and performs error correction to obtain error-corrected ID data and at least one error in the error- An error correction unit that generates first and second error prediction signals when there is an error and when there is more than two errors and can not be corrected; an adder that increments the error corrected ID data by 1; A logical product of a signal generated according to whether or not the counted synchronizing signal is matched with the first error flag signal and a logical product of a signal generated according to whether or not a synchronizing signal is detected within a predetermined window and the second error flag signal A logic operation unit for performing a logical sum operation on the result of the logical product operation, and a logic operation unit for loading the output of the addition unit in accordance with the output of the logic operation unit, And a counter for performing sector counting according to the lame counting signal.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 디.브이.디의 에러정정코드 싱크보호회로를 설명하기 위한 블록도를 도시한 것으로, 도면 코드 10은 EFMI 신호를 복조하는 복조부를, 20은 복조 데이터에 대하여 에러 정정을 수행하고 에러 정정 결과에 따라 플레그 신호를 발생하는 ID 에러정정부를, 30은 SeekID 신호에 1을 가산하는 가산기를, 40은 ID 데이터의 신뢰성을 판단하는 IDOK 로직을, 50은 1488 카운터를, 60은 16 섹터 카운터를, 70은 26 프레임 카운터를, 80은 에러검출신호 발생부를 각각 나타낸 것이다.FIG. 1 is a block diagram for explaining an error-correcting code-sync protection circuit of a digital demodulator according to the present invention, in which reference numeral 10 denotes a demodulator for demodulating an EFMI signal, 20 denotes an error correction 30 denotes an adder for adding 1 to the SeekID signal, 40 denotes an IDOK logic for judging the reliability of the ID data, 50 denotes a counter 1488, 60 denotes a 16-sector counter, 70 denotes a 26-frame counter, and 80 denotes an error detection signal generator.

상기 구성에 따른 동작을 살펴보면, 변조된 EFMI 신호는 복조부(10)를 통해 8비트 복조 데이터로 복조 된다. 복조 데이터는 ID 에러 정정부(20)에 입력되어 에러 정정이 수행되어 8비트 데이터를 출력한다. 이때, 에러 정정의 결과에 따라 각 플레그 신호를 발생한다. 플레그 신호는 처음 신드롬(syndrom) 계산 결과 1개 이상의 에러가 발생될 때 에러 정정 결과와 상관없이 발생되는 SIDF1, 및 2개 이상의 에러가 존재하여 에러 정정이 불가능할 때 발생되는 SIDF2를 말한다. 이때, SIDF2는 SIDF1의 조건을 포함하므로 SIDF1이 더욱 정확하다고 볼 수 있다. IDOK 로직(40)은 플레그 신호(SIDF1, SIDF2)와 ID 싱크의 정확성을 나타내는 SYOK, NOSY을 입력받아 ID 데이터의 신뢰성을 판단하고, 그 결과에 따라 IDOK 신호를 발생한다. 이때, SYOK 신호는 검출된 싱크신호와 카운팅된 싱크신호가 일치될 때 발생되는 신호를 말하며, NOSY 신호는 원도우내에서 싱크신호가 존재하지 않을 때 발생되는 신호를 말한다. IDOK 신호가 발생되는 조건을 살펴보면, SYOK 및 SIDF2 신호의 논리곱 연산 결과가 로우 레벨이거나 또는 NOSY 및 SIDF1 신호의 논리곱 연산 결과가 로우 레벨일 때 액티브 하이 레벨이 된다. IDOK 신호가 하이 레벨이 되면 가산기(30)에 의해 1 증가된 SeekID+1이 16 섹터 카운터(60)에 로딩된다. 이때, 1488 카운터(50)는 PLCK 신호에 따라 카운팅을 수행하고, 카운팅값이 1488에 도달되면 26 프레임 카운터(70)는 1 증가된다. 16 섹터 카운터(60)는 IDOK 신호에 응답하여 가산기(30)의 가산 결과를 로딩하고, 26 프레임 카운터(70)의 출력에 따라 카운팅을 수행한다. 에러 검출신호 발생부(80)는 16 섹터 카운터(60)의 카운팅 결과에 따라 에러정정코드 싱크신호(ECSY)의 발생 시점을 ID 동기에 맞추어 출력한다. ID 데이터의 신뢰성을 바탕으로 섹터 카운터의 값을 계속 업 데이트하여 정확한 에러정정코드 동기를 출력한다. 실제로 가장 정확한 경우는 SYOK 신호와 SIDF1을 논리곱 연산한 결과가 로우 레벨일 때이며, 자주 16 섹터 카운터(60)의 카운팅값을 업데이트하여 빠르게 대응하기 위하여 이러한 조건이 필요하다. NOSY 신호가 로우 레벨일 때는 이전 프레임의 데이터는 잘못될 수 있으며 클락이 흔들리는 상황일 가능성도 있으며 SIDF1 신호가 로우 레벨인 조건으로 ID 데이터의 신뢰성이 확보된다.Referring to the operation according to the above configuration, the modulated EFMI signal is demodulated into 8-bit demodulated data through a demodulator 10. The demodulated data is input to the ID error correction unit 20, and error correction is performed to output 8-bit data. At this time, each flag signal is generated according to the result of error correction. The flag signal refers to SIDF1 which is generated irrespective of the error correction result when one or more errors are generated as a result of the first syndrome calculation, and SIDF2 which occurs when error correction is impossible due to two or more errors. At this time, since SIDF2 includes the condition of SIDF1, it can be seen that SIDF1 is more accurate. The IDOK logic 40 receives the flag signals SIDF1 and SIDF2 and SYOK and NOSY indicative of the accuracy of ID synchronization, determines the reliability of the ID data, and generates the IDOK signal according to the result. In this case, the SYOK signal refers to a signal generated when the detected sync signal coincides with the counted sync signal, and the NOSY signal refers to a signal generated when the sync signal is not present in the window. When the result of the AND operation of the SYOK and SIDF2 signals is low level or when the result of the logical product operation of the NOSY and SIDF1 signals is low level, the condition where the IDOK signal is generated becomes active high level. When the IDOK signal becomes high level, the SeekID + 1 increased by one by the adder 30 is loaded into the 16 sector counter 60. At this time, the 1488 counter 50 performs counting in accordance with the PLCK signal, and when the count value reaches 1488, the 26 frame counter 70 is incremented by one. The 16 sector counter 60 loads the addition result of the adder 30 in response to the IDOK signal and performs counting according to the output of the 26 frame counter 70. [ The error detection signal generation unit 80 outputs the generation timing of the error correction code sync signal ECSY according to the counting result of the 16 sector counter 60 in synchronization with the ID synchronization. Based on the reliability of the ID data, the value of the sector counter is continuously updated to output an accurate error correction code synchronization. Actually, the most accurate case is when the result of the AND operation of the SYOK signal and SIDF1 is low level, and this condition is needed to update the count value of the 16 sector counter 60 frequently and to respond quickly. When the NOSY signal is at the low level, the data of the previous frame may be erroneous, the clock may be in a state of shaking, and the reliability of the ID data may be secured under the condition that the SIDF1 signal is low level.

이상에서 살펴본 바와 같이, 본 발명은 정확한 ID 데이터라고 판달될 때마다 섹터 카운터의 값을 리플레쉬함으로써, ECSY 신호 발생의 오류를 줄일 수 있다는 잇점이 있다.As described above, according to the present invention, the error of the ECSY signal generation can be reduced by refreshing the value of the sector counter every time it is determined that the ID data is correct.

Claims

Demodulation data is received, error correction is performed, and when there is one or more errors in the error-corrected ID data and the error correction result syndrome, and when correction is impossible due to two or more errors, the first and second error- ;

An adder for incrementing the error-corrected ID data by 1;

A signal generated according to whether or not a synchronous signal is detected in a predetermined window and a signal generated in accordance with whether or not a synchronous signal is detected in the predetermined window and the second error flag signal And a logical operation unit for ORing the result of the AND operation; And

And a counter for loading an output of the adder in accordance with an output of the logical operation unit and performing sector counting in accordance with a frame counting signal.