KR100219105B1

KR100219105B1 - 고속 디바이스 시뮬레이팅 방법

Info

Publication number: KR100219105B1
Application number: KR1019960033920A
Authority: KR
Inventors: 이꾸히로 요꼬따
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시키가이샤
Priority date: 1995-08-16
Filing date: 1996-08-16
Publication date: 1999-10-01
Also published as: KR970013164A; JP2734418B2; US5828586A; JPH0955505A

Abstract

반도체 디바이스에서 전위(ψ_k)를 포함한 파라메터들(ψ_k,n_k,p_k)을 시뮬레이팅하는 방법에 있어서, 뉴튼법으로 반도체 디바이스에서 메쉬의 다수 노드에 대해서 파라메터들의 편차들(ψ_k,n_k,p_k)이 계산된다. 전기장(Ek)들의 절대치가 제1값(β)보다 크고, 전기장들의 편차(Ek)(또는 비(Rk))가 제2값(γ,γ')보다 큰 경우에는 파라메터들에 파라메터들의 편차보다 작은 값들(D·ψ_k,D·n_k,D·p_k)을 가산하여 파라메터들이 갱신된다. 그렇지 않은 경우에는 파라메터들에 파라메터들의 편차를 가산하여 파라메터들이 갱신된다.

Description

고속 디바이스 시뮬레이팅 방법

본 발명은 반도체 디바이스에서 전위를 포함하는 파라메터들을 시뮬레이트(simulate)하기 위한 방법에 관한 것이다.

최근, 반도체 디바이스 시뮬레이팅 방법들이 이용되고 있다. 즉, 전자와 홀(hole)과 같은 캐리어(carrier)를 유체로 간주해서 드리프트 확산 모델(drift diffusion model)이나 에너지 전송 모델(energy transport model)을 이용하여 반도체 디바이스를 시뮬레이트할 수가 있다.

일반적으로, 뉴튼법(Newton's method)을 이용한 커플식 해법(coupled solution method)이나 디커플식 해법(decoupled solution method)이 상기 디바이스 시뮬레이팅 방법에 적용된다. 이 디바이스 시뮬레이팅 방법에 대해서는 후에 상세히 설명한다.

상기 언급된 커플식 해법에서는, 초기치들이 적당하면, 최종 근사가 빨리 구해질 수 있다. 반면에 초기치들이 적당하지 않으면 파라메터들의 수렴 특성이 저하되어, 최악의 경우, 최종 근사를 구할 수가 없다.

반면에, 상기 디커플식 해법에서는, 파라메터들의 수렴 특성이 파라메터들의 초기치에 따라 달라지지 않지만 파라메터들을 수렴시키는데 오랜 시간이 걸린다.

상술한 것을 고려하여, 통상적으로 뉴튼법을 이용한 커플식 해법이 반도체 전송의 기본 방정식들의 해에 적용된다.

그러나, 반도체 전송의 기본 방정식들은 비선형성이 강하다. 따라서, 파라메터들의 근사가 크게 변동되면, 근사가 크게 진동하게 되어 근사를 수렴시키는 것이 불가능하다. 최악의 경우, 최종 해를 구하는 것이 불가능해진다.

본 발명의 목적은 고속 디바이스 시뮬레이팅 방법을 제공하는데 있다.

본 발명에 따라서, 반도체 디바이스에서 전위를 포함한 파라메터들을 시뮬레이트하기 위한 방법에 있어서, 뉴튼법으로 반도체 디바이스에서 메쉬의 다수 노드에 대해서 파라메터들의 편차를 계산한다. 전기장의 절대치가 제1값보다 더 크고 전기장의 편차(또는 비율)가 제2값보다 더 크면, 파라메터들의 편차보다 더 작은 값들을 파라메터에 가산하여 파라메터들을 갱신한다. 그렇지 않으면, 파라메터들의 편차를 파라메터에 가산하여 파라메터들을 갱신한다.

즉, 강한 비선형 영역에서는 파라메터들이 작게 갱신된다. 반면에, 약한 비선형 영역에서는 파라메터들이 크게 갱신된다.

제1도는 종래 기술의 시뮬레이션 시스템을 설명하기 위한 블록 회로도.

제2도는 뉴튼법을 이용한 종래 기술을 나타낸 흐름도.

제3도는 MOS 트랜지스터에 구비된 메쉬 구성을 설명하기 위한 도면.

제4도는 제3도의 MOS 트랜지스터에 대해 제2도에 도시된 뉴튼법을 적용한 커플식 해법을 나타낸 흐름도.

제5도는 제3도의 MOS 트랜지스터에 대해 제2도에 도시된 뉴튼법을 적용한 디커플식 해법을 나타낸 흐름도.

제6도는 본 발명에 따른 시뮬레이팅 방법의 일 실시예를 나타낸 흐름도.

제7(a)도 및 7(b)도는 제6도의 단계 601의 상세 흐름도.

제8(a)도 및 8(b)도는 제7도의 변형 흐름도.

제9도는 반도체 디바이스에서 전기장과 홀 이동도 간의 관계를 나타낸 그래프도.

제10도는 제6,8(a)도 및 8(b)도의 동작이 적용된 MOS 트랜지스터를 설명하기 위한 단면도.

제11도는 제10도의 기판의 표면 근처에서의 불순물 농도를 나타낸 그래프도.

제12도는 제10도의 트랜지스터에 구비된 메쉬를 나타낸 도면.

제13도는 제6,8(a)도 및 8(b)도의 동작에서 이용된 전자 이동도 모델을 나타낸 그래프도.

제14도는 제6,8(a)도 및 8(b)도의 동작에서 이용된 홀 이동도 모델을 나타낸 그래프도.

제15도는 제10도의 MOS 트랜지스터의 수렴 특성을 나타낸 그래프도.

제16도는 제10도의 MOS 트랜지스터에서 구해진 최종 전위를 나타낸 그래프도.

제17도는 제10도의 MOS 트랜지스터에서 얻어진 최종 전자 이동도를 나타낸 그래프도.

제18도는 제6도와 제8도의 동작이 적용된 다른 MOS 트랜지스터를 설명하기 위한 단면도.

제19도는 제18도의 기판의 표면 근처에서의 불순물 농도를 나타낸 그래프도.

제20도는 제18도의 트랜지스터에 구비된 메쉬를 나타낸 도면.

제21도는 제18도의 MOS 트랜지스터의 수렴 특성을 나타낸 그래프도.

제22도는 제18도의 MOS 트랜지스터에서 구해진 최종 전위를 나타낸 그래프도.

제23도는 제18도의 MOS 트랜지스터에서 구해진 최종 임팩트 이온화율을 나타낸 그래프도.

* 도면의 주요부분에 대한 부호의 설명

1001 : P형 단결정 실리콘 기판 1003 : 측벽 실리콘 산화층

1004 : N⁺형 소오스 영역 1005 : N⁺형 드레인 영역

1006 : N형 채널 도핑된 영역

본 발명은 첨부 도면을 참조로 종래 기술과 대비하여 이하의 바람직한 실시예에 대한 설명으로부터 더욱 명료히 이해될 것이다.

바람직한 실시예를 설명하기 전에 제1,2,3,4 및 5도를 참조로 종래의 시뮬레이팅 방법들에 대해서 설명한다.

제1도는 종래의 시뮬레이션 시스템을 설명하기 위한 것으로, 이 시뮬레이션 시스템은 컴퓨터(1)와 같은 시뮬레이션 실행 장치, 초기 시뮬레이션 값들을 입력하기 위한 입력 장치(2), 및 시뮬레이션 결과 등을 출력하기 위한 출력 장치(3)로 이루어져 있다. 시뮬레이션 실행 장치(1)는 중앙 처리 장치(CPU), 읽기 전용 메모리(ROM), 랜덤 억세스 메모리(RAM)등으로 구성된다.

먼저, 비선형 방정식 F(X)=0에 따라 뉴튼법에 대해 제1도의 CPU 동작을 나타낸 제2도를 참조로 설명한다.

먼저, 단계 201에서 방정식 F(X)=0을 입력시키기 위해 초기화가 행해진다.

다음, 단계 202에서 변수 X에 초기 근사 X₀가 주어진다. 또한, 단계 203에서 값 i가 0으로 초기화된다.

다음, 단계 204에서 1차 미분 F'(X)가 계산된다. 그러면,

이 경우, F(X+X)의 테일러 급수(Taylor series)가

로 표시됨에 주의한다.

X가 충분히 작다면,

그러므로,X=-F(X)/F'(X)이므로,

다음, 단계 205에서 다음의 수렴 조건이 만족되는지 여부가 판단된다.

여기서, α는 작은 양수이다.

이면, 제어는 단계 206으로 진행하여 X←X+X에 의해 더욱 양호한 근사를 계산한다.

또한, 단계 207에서 값 i는 1이 증가한다. 그 다음, 단계 204, 205 및 206에서의 제어가 반복된다. 반면에,이면, 제어는 단계 208로 진행하여 제2도의 루틴을 종료한다. 따라서, 최종치 X가 F(X)=0의 최적해이다.

최종치 i가 작다는 것은 수렴율이 크다는 것을 의미함에 유의한다.

다음, 반도체 전송의 기본 방정식들을 다음과 같이 쓸수 있다.

전하 보존 법칙은 다음과 같이 표현된다.

여기서,는 전기 변위(electric displacement)

ρ는 전하 밀도,

는 전기장,

ε은 유전율,

q는 전하,

p는 홀 농도,

n은 전자 농도,

N_D는 도너(donor) 불순물 농도, 및

N_A는 억셉터(acceptor) 불순물 농도.

방정식(1)은 포와송 방정식(poission's equation)

에 해당함에 유의한다.

또한, 전자와 홀에 대한 전류 연속 방정식은

으로 표현된다.

여기서,은 전자 전류 밀도,

는 홀 전류 밀도,

R은 전자-홀 쌍의 재결합율, 그리고

G는 전자-홀 쌍의 생성율이다.

전류 연속 방정식 (2) 및 (3)에서의 전류 밀도는 전자와 홀에 대한 다음의 방정식들로 대체될 수 있다.

여기서, μ_n은 전자 이동도

μ_p는 홀 이동도

D_n은 전자의 확산 계수로서, 아인시타인 관계식 D_n=μ_n·kT/q(k는 볼쯔만 상수이고, T는 절대 온도)를 갖고 있고, 그리고

D_p는 홀의 확산 계수로서, 아인시타인 관계식 D_p=μ_p·kT/q를 갖고 있다.

상기 뉴튼법은 제3도에 도시된 경도핑된 드레인(lightly-doped drain;LDD) MOS 트랜지스터에 적용된다. 이 경우, N 노드를 가진 메쉬가 시뮬레이션 영역 내에 제공되고, 전위(ψ_k), 전자 농도(n_k), 및 홀 농도(p_k)가 각 노드 k(k=1,2, …, N)에 주어진다. 또한, 방정식(1)(또는 (1)'), (2)(또는 (2)'), 및 (3)(또는 (3)')이 간단히 다음과 같이 표현된다.

뉴튼법을 이용한 커플식 해법은 제4도에 도시되어 있다.

먼저, 단계 401에서 제3도의 메쉬 구성, 불순물 농도, 및 3N 방정식을 입력시키기 위한 초기화가 행해진다.

단계 402에서 변수를 ψ₁,ψ₂, ···, ψ_N, n₁,n₂, ···, n_N,p₁,p₂, ···,p_N이 초기화된다. 예컨데,

또, 단계 403에서 값 i는 0으로 초기화된다.

다음, 단계 404에서ψ₁,ψ₂, ···,ψ_N,n₁,n₂, ···,n_N,p₁,p₂, ···,p_N가 다음의 3N의 방정식을 풀므로서 동시에 계산된다.

단계 405에서는(작은 양수값)가 만족되는지 여부가 판단된다. 더 상세하게는 다음의 조건들이 모두 만족되는지 여부가 판단된다.

모든 조건이 만족되기만 하면, 제어는 단계 405로 진행한다. 그렇지 않으면, 제어는 단계 408로 바로 진행한다.

단계 406에서는(작은 양수값)이 만족되는지 여부가 판단된다. 더 상세하게는 다음의 모든 조건이 만족되는지 여부가 판단된다.

모든 조건이 만족되기만 하면, 제어는 단계 407로 진행된다. 그렇지 않으면, 제어는 바로 단계 408로 진행한다.

단계 407에서는(작은 양수값)이 만족되는지 여부가 판단된다. 더 상세하게는 다음의 모든 조건이 만족되는지 여부가 판단된다.

모든 조건이 만족되기만 하면, 제어는 단계 410으로 진행한다. 그렇지 않으면, 제어는 단계 408로 바로 진행한다.

단계 408에서는 다음에 의해 더욱 양호한 근사가 계산된다.

더욱 상세하게는,

그 다음, 단계 409에서는 값 i가 1이 증가된다. 이어, 단계 404 내지 408에서의 제어가 반복된다.

이렇게 해서, 최적 근사 ψ_k, n_k, 및 p_k(k=1,2,···, N)이 구해질 수 있다.

뉴튼법을 이용한 디커플식 해법은 제5도에 도시되어 있다. 제5도에서는 제4도의 단계 404 대신에 단계 404-1, 404-2, 및 404-3이 실행된다.

즉, 단계 404-1에서는 다음의 N 방정식을 풀므로서이 동시에 계산된다.

다음, 단계 404-2에서는이 다음의 N 방정식을 풀므로서 동시에 계산된다.

다음, 단계 404-3에서는이 다음의 N 방정식을 풀므로서 동시에 계산된다.

상기 커플식 해법에서는, 제4도에 도시된 바와 같이, 초기치 ψ₀, n₀, 및 p₀가 적당하다면, 최종 근사가 빨리 구해질 수 있다. 즉, 반복수를 나타내는 최종치 i가 작게 될 수 있다. 반면에, 초기치 ψ₀, n₀, 및 p₀가 적당하지 않으면, 파라메터 ψ_k, n_k, 및 p_k(k=1,2,···, N)의 수렴 특성이 저하되어, 최악의 경우에는, 최종 근사가 구해질 수 없다.

반면에, 제5도에 도시된 상기 디커플식 해법에서는, 파라메터 ψ_k, n_k, 및 p_k(k=1,2,···, N)의 수렴 특성이 이들의 초기치ψ₀, n₀, 및 p₀에 따라 달라지지는 않지만, 파라메터 ψ_k, n_k, 및 p_k를 수렴시키는데 반복 회수가 많이 든다. 즉 값 i가 크게 된다.

상술한 점은 고려하여, 통상적으로 뉴튼법을 이용한 커플식 해법은 반도체 전송의 기본 방정식들의 해에 적용된다.

그러나, 반도체 전송의 기본 방정식들은 비선형성이 크다. 따라서, 파라메터들의 근사가 크게 변동하면, 근사가 진동하게 되어 근사를 수렴시킬 수가 없다. 최악의 경우에는 최종해를 구하는 것이 불가능하다.

기본 방정식들의 근사의 수렴 곤란을 극복하기 위하여, 편차ψ_k,ψ_k, 및p_k의 절대치가 소정의 상한치보다 클 경우에, 그 편차에 감쇄 계수를 곱하여 파라메터의 계산을 반복한다(참조: Osman Ersed Akcasu, "Convergence Properties of Newton's Method for the Semiconductor Transport Equations and Hybrid Solution Techniques for Multidimensional Simulation of VLSI Devices," Solid-State Electronics Vol. 27, No. 4 pp.319-328, 1984; Andrea F. Franz et al., "BAMBI-A Design Model for Power Mosfet's", IEEE Transactions on Computer-Aided Design. Vol. CAD-4, No. 3, pp. 177-189, July 1985; 및 Randolph E. Band et al. "Transient Simulation of Silicon Devices and Circuits", IEEE Transactions on Electron Devices. Vol. ED-32, No. 10, pp. 1992-2007, October 1985).

상기 수정된 뉴튼법에는 기본 방정식들의 비선형성이 시뮬레이션 영역에서는 일정하지가 않기 때문에, 상한치가 약한 비선형 영역에서의 해들에 응답하도록 설정되면, 강한 비선형 영역에서 파라메터들을 수렴시키기가 어렵다. 반면에, 강한 비선형 영역에서의 해들에 응답하도록 상한치가 설정되면, 약한 비선형 영역에서의 수렴 특성이 저하되어 반복 회수가 증가하게 되어 계산 시간이 증가하게 된다.

본 발명의 일실시예를 도시한 제6도에서는 제4도의 단계 408이 단계 601로 대체된다. 단계 601에서는 파라메터 ψ_k,n_k, 및 p_k(k=1,2,···,N)이 계산되는데, 이에 대해서는 제7(a)도 및 7(b)도에서 상세히 나타나 있다.

제7(a) 및 7(b)도를 참조하여 설명하면, 단계 701에서는, 초기화가 행해진다. 즉, 값 k는 1로 초기화되고,Emax는 0으로 되고, 플래그 FX는 리세트된다(FX="0"). 다음, 단계 702에서, 2개의 노드(k,k')를 연결하는 에지(edge)에 대한 전기장 E_k가

에 의해 계산된다.

여기서 ψ_k'는 노드 k에 인접한 노드 k'에서의 전위, d_k는 노드 k와 노드 k'사이의 거리이다.

다음, 단계 703에서,(한정치)가 만족되는지 여부가 판단된다.이기만 하면, 제어 단계 705로 진행하고, 그렇지 않으면, 제어는 단계 709로 진행한다.

단계 704에서, 전기장 E_k의 편차Ek는E_k= E_k- E_ko에 의해 계산된다.

여기서, E_ko는 전기장 E_k의 이전값(previous value)이다. E_k가 초기치 ψ₀에 따라 계산되면,E_k는 0이 됨에 주의한다.

다음, 단계 705에서,(한정치)가 만족되는지 여부가 판단된다.이기만 하면, 제어 단계 706으로 진행하고, 그렇지 않으면, 제어는 단계 709로 진행한다.

단계 706에서는,Emax가 만족되는지 여부가 판단된다.Emax이기만 하면, 제어 단계 707과 708로 진행하고, 그렇지 않으면, 제어는 단계 709로 진행한다.

단계 707에서는,Emax는로 갱신되고, 단계 708에서는 플래그 FX가 세트된다(FX="1").

단계 702 내지 708에서의 제어는 k가 N(N은 시뮬레이션 영역 내의 에지수)에 도달할 때까지 단계 709 및 710에 의해 반복된다.

다음, 단계 711에서는, FX="1"가 만족되는지 여부가 판단된다. FX="1"이라면, 제어는 단계 712 내지 716으로 진행하고, FX="0"이라면, 제어는 단계 716 내지 719로 진행한다.

단계 712에서는, 감쇄 계수 D가

에 의해 계산된다.

다음, 단계 713에서는, ψ_k가

에 의해 계산된다.

단계 714에서의 제어는 k가 N'(N'는 시뮬레이션 영역에서의 노드수)에 도달할 때까지 단계 715 및 716에 의해 반복된다.

반면에, 단계 716에서는, ψ_k가

에 의해 계산된다.

단계 716에서의 제어는 k가 N'에 도달할 때까지 단계 718 및 719에 의해 반복된다. 제8(a)도 및 8(b)도는 제7(a)도 및 7(b)도의 루틴의 변형이다.

제8(a)도 및 8(b)도를 참조하여 설명하면, 단계 801에서는, 초기화가 행해진다. 즉, 값 k는 1로 초기화되고, Rmax는 0이 되고, 플래그 FX는 리세트된다(FX="0").

다음, 단계 802에서는, 2개의 노드(k,k')를 연결하는 에지에 대한 전기장 Ek가

에 의해 계산된다.

여기서, ψ_k'는 노드 k에 인접한 노드 k'에서의 전위, d_k는 노드 k와 노드 k' 사이의 거리이다.

다음, 단계 803에서는,(한정치)가 만족되는지 여부가 판단된다.이기만 하면, 제어는 단계 805로 진행하고, 그렇지 않으면, 제어는 단계 809로 진행한다.

즉, 단계 804'에서는, 전기장 E_k대 그 이전값 E_k0의 비 R_k는

에 의해 계산된다.

E_k가 초기치 ψ₀에 따라 계산되면, R_k는 1이 됨에 유의한다.

다음, 단계 805'에서는(한정치)가 만족되는지 여부가 판단된다.이기만 하면, 제어 단계 806으로 진행하고, 그렇지 않으면, 제어는 단계 809로 진행한다.

단계 806에서는,Rmax가 만족되는지 여부가 판단된다.Rmax이기만 하면, 제어 단계 807 및 808로 진행하고, 그렇지 않으면, 제어는 단계 809로 진행한다.

단계 807에서는, Rmax가 R_k로 갱신되고, 단계 808에서는, 플래그 FX가 세트된다(FX="1").

단계 802 내지 808에서의 제어는 k가 N(N은 시뮬레이션 영역 내의 에지수)에 도달할 때까지 단계 809 및 810에 의해 반복된다.

다음, 단계 811에서는, FX="1"이 만족되는지 여부가 판단된다. FX="1"이라면, 제어는 단계 812 내지 816으로 진행하고, FX="0"이라면, 제어는 단계 816 내지 819로 진행한다.

단계 812에서는, 감쇄 계수 D가

에 의해 계산된다.

다음, 단계 813에서는, ψ_k가

에 의해 계산된다.

단계 814에서의 제어는 k가 N'(여기서, N'는 시뮬레이션 영역에서의 노드수)에 도달할 때까지 단계 815 및 816에 의해 반복된다.

반면에, 단계 816에서는, ψ_k는

에 의해 계산된다.

단계 816에서의 제어는 k가 N'에 도달할 때까지 단계 818 및 819에 의해 반복된다.

반도체 전송의 기본 방정식의 비선형 특성은 샤페터 검멜 이동도 모델(Scharfetter and Gummel mobility model)로 알려진, 제9도에 도시된 전기장에 대한 이동도의 종속성에 따른다. 즉, 전기장이, 제9도에서 X로 표시된 바와 같이. 1.0×10₄V/cm 이상이면, 이동도가 현저히 감소되어 강한 비선형을 보여준다. 이러한 영역에서는 전기장이 약간만 변동해도 이동도가 크게 변동하게 된다. 그러므로, 전류 방정식은 이동도를 파라메터로서 포함하고 있기 때문에 근사가 크게 변동되고, 따라서 최악의 경우에는 파라메터들의 수렴을 구할 수가 없게 된다.

본 발명에서는 이러한 영역 X에 대해서는 뉴튼법이 수정되고, 기타 다른 영역에는 종래의 뉴튼법이 적용된다.

제8(a)도 및 8(b)도에 도시된 동작은 감쇄 계수 적용 영역이 제7(a)도 및 7(b)도에서보다 제8(a)도 및 8(b)도에서 더 커질 수 있기 때문에 제7(a)도 및 7(b)도에 도시된 동작에 비해 유리하다. 제6,8(a)도 및 8(b)도에 도시된 동작은 제10, 11도 및 12도에 도시된 LDD MOS 트랜지스터에 적용된다.

MOS 트랜지스터의 횡단면도인 제10도에서, 도면 부호 1001은 P형 단결정 실리콘 기판으로서, 이 기판 위에는 게이트 실리콘 산화층이 개재되어 게이트 전극(G)이 형성되어 있다. 게이트 전극(G)은 측벽 실리콘 산화층(1003)으로 덮여 있다. 또한, 기판(1001)상에는 소오스 전극(S)과 드레인 전극(D)이 형성되어 있다. 기판(1001) 내의 소오스 전극(S) 아래에는 N⁺형 소오스 영역(1004)이 형성되어 있고, 기판(1001) 내의 드레인 전극(D) 아래에는 N⁺형 드레인 영역(1005)이 형성되어 있다. 또한, 기판(1001) 내의 게이트 전극(G) 아래에는 N형 채널 도핑된 영역(1006)이 형성되어 있다. 제11도에는 제10도의 기판(1001)의 표면 부근에서의 불순물 농도가 나타나 있다. 제12도에는 제10도의 MOS 트랜지스터에 구비된 메쉬가 도시되어 있다. 또한, 제13 및 14도에는 제6,8(a)도 및 8(b)도의 동작에 이용된 전자 이동도 모델과 홀 이동도 모델이 도시되어 있다.

시뮬레이션 동작에 대한 다른 조건들은 다음과 같다. 초기에는, 소오스 전극(S)에는 OV 전압이 인가되고, 게이트 전극(G)에는 1.5V 전압이 인가되고, 드레인 전극(D)에는 0.5V의 전압이 인가되고, 기판(1001)에는 0V 전압이 인가된다. 그 다음, 게이트 전극(G)에 인가된 전압이 1.5V에서 2.0V로 변한다. 이 경우, 전위 변동ψ의 절대치의 최대치로 표현되는 수렴 특성이 현저히 개선된다. 여기서 제8도에서 β는 1.0×10¹⁴V/cm, γ'는 3이고, 제4도에서 α는 0.075V이다. 또한, 기판(1001)의 표면 부근의 최종 전위 ψ와 최종 전자 이동도는 제16도 및 17도에 도시된 바와 같이 구해진다.

제6,8(a)도 및 8(b)도에 도시된 동작은 제18,19 및 20도에 도시된 바와 같이 다른 LDD MOS 트랜지스터에 적용된다.

MOS 트랜지스터의 횡단면도인 제18도에서는 제10도의 N형 채널 도핑된 영역(1006)의 구비되어 있지 않다. 제19도에는 제18도의 기판(1001)의 표면 부근에서의 불순물 농도가 나타나 있다. 제20도에는 제18도의 MOS 트랜지스터에 구비된 메쉬가 도시되어 있다. 또한, 이 경우에는 제13도 및 14도에 도시된 전자 이동도 모델과 홀 이동도 모델이 제6,8(a)도 및 8(b)도의 동작에 이용된다. 또한, 전자-홀 쌍의 생성율에 대해서는 다음의 국소적 임팩트 이온화 모델이 이용된다.

여기서, ETREM과 HTERM는 전자와 홀의 기준 단자 좌표이고, EAGRN, EBGRN, EEI, CE, HAGRN, HBGRN, HEI, 및 CH는 상수들이다(참조: Synsuke Baba et al,. "Study of Carrier Generation Model in MOSFET for Device Simulation Program", The Institude of electronics & Communication Engineers, SSD84-70, pp. 45-52, 1984).

시뮬레이팅 동작에 대한 다른 조건들은 다음과 같다. 초기에는, 소오스 전극(S)에는 0V 전압이 인가되고, 게이트 전극(G)에는 0.5V 전압이 인가되고, 드레인 전극(D)에는 0V 전압이 인가되고, 기판(1001)의 전극(B)에는 1.0V 전압이 인가된다. 그 다음, 게이트 전극(G)에 인가된 전압이 0.5V에서 1.0V로 변한다. 이 경우, 전위 변동ψ의 절대치의 최대치로 표현되는 수렴 특성이 현저히 개선된다. 여기서 제8(a)도 및 8(b)도에서 α는 1.0×10¹⁴V/cm이고, γ'는 3이며, 제4도에서 α는 0.075V이다. 또한, 최종 전위 ψ와 최종 임펙트 이온화율은 제22도 및 23도에 나타난 바와 같이 구해진다.

지금까지 비록 상술한 실시예를 커플식 해법에 적용하였지만, 본 발명은 디커플식 해법에도 적용될 수 있다. 또한, 본 발명은 반도체 디바이스의 드리프트 확산 모델은 물론 반도체 디바이스의 에너지 전송 모델에도 적용될 수 있다.

상술한 바와 같이, 본 발명에 따라서는, 강한 비선형 영역에서는 파라메터들에 감쇄 계수를 적용함으로써 파라메터들의 편차가 감소되기 때문에 약한 비선형 영역에서의 파라메터들의 수렴 특성이 저하되지 않아 반복 회수가 줄어들어 계산 시간을 줄일 수가 있다.

Claims

반도체 디바이스에서 전위(ψ_k)를 포함한 파라메터들(ψ_k,n_k,p_k)을 시뮬레이팅하는 방법에 있어서, 상기 반도체 디바이스에서 다수의 노드를 갖는 메쉬를 설정하는 단계 ; 뉴튼법으로 상기 노드 각각에 대한 상기 파라메터들의 편차들(ψ_k,n_k,p_k)를 계산하는 단계 ; 각각이 상기 전위를 이용하여 상기 노드들 중 2개의 노드를 연결시키는 에지들에 대해 전기장들(E_k)을 계산하는 단계 ; 상기 전기장들 각각의 절대치가 제1값(β)보다 더 큰지의 여부를 판단하는 단계 ; 상기 전기장들의 절대치가 상기 제1값보다 더 큰 경우에, 상기 에지들 각각에 대해 상기 전기장들의 이전 값들에 대해서 상기 전기장들의 편차(Ek)를 계산하는 단계 ; 상기 전기장들의 상기 편차들 각각의 절대치가 제2값(γ)보다 더 큰지의 여부를 판단하는 단계 ; 상기 전기장들의 절대치가 상기 제1값보다 크지 않거나 상기 전기장들의 상기 편차의 절대치가 상기 제2값보다 크지 않는 경우에, 상기 파라메터들에 상기 파라메터들의 상기 편차를 가산하여 상기 파라메터들을 갱신하는 단계 ; 상기 전기장들의 절대치들 중 적어도 하나 이상의 절대치가 상기 제1값보다 더 크고 또 상기 전기장들의 상기 편차의 절대치들 중 적어도 하나 이상의 절대치가 상기 제2값보다 더 큰 경우에, 상기 파라메터들에 상기 파라메터들의 상기 편차보다 더 작은 값들(D·ψ_k,D·n_k,D·p_k)을 가산하여 상기 파라메터들을 갱신하는 단계 ; 및 상기 파라메터 편차 계산 단계, 상기 전기장 계산 단계, 상기 전기장 판단 단계, 상기 전기장 편차 계산 단계, 상기 전기장 편차 판단 단계, 및 상기 파라메터 갱신 단계들의 동작을 반복하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 파라메터 시뮬레이팅 방법.
제1항에 있어서, 전위를 제외한 상기 파라메터들이 전자 농도와 홀 농도인 것을 특징으로 하는 반도체 디바이스의 파라메터 시뮬레이팅 방법.
제2항에 있어서, 상기 파라메터 편차 계산 단계는 전하 보존 방정식, 전자 전류 방정식, 및 홀 전류 방정식을 풀어서 상기 파라메터들의 편차를 계산하는 것을 특징으로 하는 반도체 디바이스의 파라메터 시뮬레이팅 방법.
제1항에 있어서, 상기 파라메터들의 편차에 1보다 작은 감쇄 계수(D)를 곱해 상기 파라메터들의 상기 편차보다 더 작은 상기 값들을 계산하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 파라메터 시뮬레이팅 방법.
제4항에 있어서, 상기 감쇄 계수가 상기 제2값 대 상기 전기장들의 상기 편차의 절대치의 최대치의 비(ratio)인 것을 특징으로 하는 반도체 디바이스의 파라메터 시뮬레이팅 방법.
반도체 디바이스에서 전위(ψ_k)를 포함한 파라메터들(ψ_k,n_k,p_k)을 시뮬레이팅하는 방법에 있어서, 상기 반도체 디바이스에서 다수의 노드를 갖는 메쉬를 설정하는 단계 ; 뉴튼법으로 상기 노드 각각에 대한 파라메터들의 편차(ψ_k,n_k,p_k)를 계산하는 단계 ; 각각이 상기 전위를 이용하여 상기 노드들 중 2개의 노드를 연결시키는 에지들에 대해 전기장(E_k)을 계산하는 단계 ; 상기 전기장들 각각의 절대치가 제1값(β)보다 더 큰지의 여부를 판단하는 단계 ; 상기 전기장들의 절대치가 상기 제1값보다 더 큰 경우에, 상기 노드들 각각에 대해 상기 전기장들의 이전 값들에 대해서 상기 전기장들의 비(R_k)를 계산하는 단계 ; 상기 전기장들의 상기 비들 각각의 제2값(γ')보다 더 큰지의 여부를 판단하는 단계 ; 상기 전기장들의 절대치가 상기 제1값보다 크지 않거나 상기 전기장들의 상기 비가 상기 제2값보다 크지 않는 경우에, 상기 파라메터들에 상기 파라메터들의 상기 편차를 가산하여 상기 파라메터들을 갱신하는 단계 ; 상기 전기장들의 절대치들 중 적어도 하나 이상의 절대치가 상기 제1값보다 더 크고 또 상기 전기장들의 상기 비들 중 적어도 하나 이상의 비가 상기 제2값보다 더 큰 경우에, 상기 파라메터들에 상기 파라메터들의 상기 편차보다 더 작은 값들(D·ψ_k,D·n_k,D·p_k)을 가산하여 상기 파라메터들을 갱신하는 단계 ; 및 상기 파라메터 편차 계산 단계, 상기 전기장 계산 단계, 상기 전기장 판단 단계, 상기 전기장 편차 계산 단계, 상기 전기장 편차 판단 단계, 및 상기 파라메터 갱신 단계들의 동작을 반복하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 파라메터 시뮬레이팅 방법.
제4항에 있어서, 전위를 제외한 상기 파라메터들이 전자 농도와 홀 농도인 것을 특징으로 하는 반도체 디바이스의 파라메터 시뮬레이팅 방법.
제5항에 있어서, 상기 파라메터 편차 계산 단계는 전하 보존 방정식, 전자 전류 방정식, 및 홀 전류 방정식을 풀어서 상기 파라메터들의 편차를 계산하는 것을 특징으로 하는 반도체 디바이스의 파라메터 시뮬레이팅 방법.
제6항에 있어서, 상기 파라메터들의 편차에 1보다 작은 감쇄 계수(D)를 곱해 상기 파라메터들의 상기 편차보다 더 작은 상기 값들을 계산하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 파라메터 시뮬레이팅 방법.
제9항에 있어서, 상기 감쇄 계수가 상기 제2값 대 상기 전기장들의 상기 비의 절대치의 최대치의 비인 것을 특징으로 하는 반도체 디바이스의 파라메터 시뮬레이팅 방법.