KR100218532B1 - 고전압 발생기 - Google Patents

Abstract

본 발명은 고전압 발생기에 관한 것으로서, 입력 신호 전압을 반전시키는 제1 CMOS 인버터, 한 단자가 제1 CMOS 인버터의 출력단과 연결되고 게이트 단자는 하이 레벨 전압에 연결되어 있는 NMOS, NMOS로부터 전달된 신호 전압을 반전시키는 제2 CMOS 인버터, 게이트 단자가 제2 CMOS 인버터의 출력단과 연결되고 나머지 단자 중 하나는 증폭된 하이 레벨 전압에 연결되어 있는 PMOS를 포함한다. 이때, 제2 CMOS 인버터의 하이 레벨 전압은 제1 CMOS 인버터의 하이 레벨 전압의 1.5배 이상이 되어야 NMOS가 버퍼로서의 기능을 수행할 수 있다. 이러한 고전압 발생기는 초기 전압을 고전압으로 선택함으로써 이어 수행될 레벨 시프트에서 종래의 방식보다 그 스텝 수를 줄일 수 있다. 결과적으로, 전력의 소비가 줄고, 다이오드나 축전기 등의 소자가 차지하는 면적도 줄어든다.

Description

고전압 발생기

본 발명은 게이트 온 전압 증폭기의 면적 및 전력을 감소시키기 위한 고전압 발생기에 관한 것이다.

현대 사회가 정보화되어 감에 따라 표시 장치의 중요성이 점차 증대되고 있다. 현재 CRT(cathode ray tube)는 TV나 컴퓨터의 모니터 등에 폭넓게 사용되고 있다. 그러나 전자파 장해의 문제가 있고, 부피·무게가 과중하다는 단점이 있다. 또한, 표시 장치의 크기가 대형화 되어감에 따라 가장자리 부분의 영상을 정확히 표현하는데 대한 기술적 어려움도 있다. 정보화의 핵심인 컴퓨터의 모니터에 있어서, 위의 문제점을 대체할 수 있는 표시 장치로서 박막 트랜지스터 액정 표시 장치가 점차 부각되고 있다. 박막 트랜지스터 액정 표시 장치는 경박 단소, 저소비전력 등의 장점을 가지고 있다. 보통, 박막 트랜지스터에 입력되는 전원은 3.3V 나 5V인데, 게이트를 온(ON)시키기 위해서는 25V이상의 고전압이, 오프(OFF)시키기 위해서는 -10V 이하의 저전압이 사용되므로 입력 전압의 레벨을 시프트하여 구동시킨다.

그러면, 첨부한 도면을 참고로 하여 종래의 기술에 따른 전압의 레벨 시프트 방법을 설명한다.

도1은 종래의 기술에 따른 레벨 시프트 회로로서 다이오드와 축전기를 이용한 레벨 시프트 방식을 나타낸 것이다.

다이오드 D1의 애노드에는 직류 입력 전압이 인가되고 캐소드에는 제1 축전기(C1)의 한 단자가 연결되며, 제1 축전기(C1)의 다른 한 단자에는 구형파의 펄스 신호(V)가 인가된다. 다이오드 D2의 애노드는 다이오드 D1의 캐소드와 연결되고 캐소드는 제2 축전기(C2)의 한 단자와 연결되며, 제2 축전기(C2)의 다른 한 단자에는 전압 V'가 인가된다. 이러한 방식으로 다이오드(D1, D2, D3, D4)와 축전기(C1, C2, C3, C4)가 연결된다. 편의상, 다이오드 D1과 제1 축전기(C1)를 제1 스텝, 다이오드 D2와 축전기(C2)를 제2 스텝, 다이오드 D3와 제3 축전기(C3)를 제 3스텝 등으로 설정한다. 이때, 다이오드의 문턱 전압에 의한 효과는 무시한다.

다이오드의 애노드에 5V의 직류 전압이 인가되고 V 신호는 0, 5V의 로우(low), 하이(high) 신호가 번갈아 인가된다. 제1 스텝에서, V 신호가 로우(low)일 때는 다이오드 D1이 온(ON) 되어 a 점에 직류 전압 5V가 인가되고 축전기(C1)에 5V의 전압이 충전된다. 또한, V 신호가 하이(high)일 때, a 점은 축전기(C1)에 충전되어 있는 5V의 전압에 V의 진폭인 5V를 더한 값, 즉 10V의 전압값을 유지하게 되며, 이 전압은 다이오드(D2)의 애노드로 인가된다. 제2 스텝에서, V신호보다 한 클럭만큼 차이가 있는 파형을 갖는 V'에 5V의 low 신호가 인가되면 다이오드(D2)가 온 되어 축전기(C2)에 10V의 전압이 충전되고, V'에 high 전압이 인가되면 다이오드(D2)는 오프가 되면서 5V의 high 전압이 10V 전압과 더해져 15V로 증폭된다. 이러한 스텝을 여러 번 거침으로써 최종적으로 얻고자 하는 고전압을 얻을 수 있다. 실제 게이트를 구동하기 위한 25-35V 정도의 전압을 얻기 위해서는 적어도 이러한 스텝을 4-6회 거쳐야 한다. 스텝이 늘어날수록 게이트 온 전압 증폭기의 면적이 커지며 전력 소비도 커지는 단점이 있다.

본 발명의 과제는 이와 같은 문제점을 해결하는 것으로서, 레벨 시프트 시키는 신호의 진폭을 12V 로 크게 하여 원하는 전압을 얻기 위한 스텝을 줄이는 데에 있다.

도1은 종래의 레벨 시프트(level shift) 회로를 나타낸 것이고,

도2는 고진폭을 갖도록 하는 본 발명의 실시예에 따른 회로도이고,

도3은 도2의 각 지점에 대한 신호 파형도이고,

도4는 도2가 적용된 레벨 시프트 회로를 나타낸 것이다.

이러한 과제를 해결하기 위한 고 전압 발생기는 입력 신호 전압을 반전시키는 제1 CMOS 인버터, 한 단자가 제1 CMOS 인버터의 출력단과 연결되고 게이트 단자는 하이 레벨 전압에 연결되어 있는 NMOS, NMOS로부터 전달된 신호 전압을 반전시키는 제2 CMOS 인버터, 게이트 단자가 제2 CMOS 인버터의 출력단과 연결되고 나머지 단자 중 하나는 증폭된 하이 레벨 전압에 연결되어 있는 PMOS를 포함한다.

이러한 고전압 발생기는 초기 전압을 고전압으로 선택함으로써 이어 수행될 레벨 시프트에서 종래의 방식보다 그 스텝 수를 줄일 수 있다. 결과적으로, 전력의 소비가 줄고, 다이오드나 축전기 등의 소자가 차지하는 면적도 줄어든다.

그러면, 첨부한 도면을 참고로 하여 본 발명에 실시예에 따른 고 전압 발생기를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세하게 설명한다.

도2는 고전압을 얻기 위한 회로도이고, 도3은 도2의 A, B, C, D점에서의 신호 파형도이고, 도4는 도2에서 얻어낸 전압을 레벨 시프트 회로에 적용한 도면이다.

도2에 도시한 바와 같이, PMOS와 NMOS로 이루어진 CMOS 인버터가 두 단이 나란히 연결되어 있다. 첫 번째 CMOS 인버터에서, PMOS(PM1)와 NMOS(NM1)는 병렬로 연결되어 있고 A점을 통해 low, high (0V, 5V)의 반복 전압이 인가된다. PMOS(PM1)의 한 단자는 5V 전압과 연결되어 있고 NMOS(NM1)의 한 단자는 접지되어 있으며 각각의 나머지 단자들은 B점에서 서로 연결된다. 이러한 CMOS 인버터에 NMOS(NM2)가 연결되어 있고, NMOS(NM2)의 게이트는 5V 전압에, 다른 두 단자는 각각 B점과 C점에 연결된다. 두 번째 CMOS 인버터에서, PMOS(PM3)의 한 단자가 12V의 전압에 연결되고 NMOS(NM3)의 한 단자는 접지되어 있다. 이러한 CMOS에 PMOS(PM2)이 연결되는데, PMOS(PM2)의 게이트는 제2 CMOS 인버터의 출력점인 D점에, 다른 두 단자는 각각 12V 전압과 C점에 연결된다.

도3을 참고로 하여 12V의 고전압 펄스 파형이 발생하는 과정을 살펴보면, 먼저 5V의 high 신호가 A점에 인가되면 NM1이 온(ON) 되어 B점에 0V가 출력되고, 0V의 low신호가 인가되면 PM1이 온(ON) 되어 B점에 5V가 출력된다. 즉, 출력점 B에는 CMOS 인버터를 거쳐 반전된 결과가 출력된다.

그 다음, NM2의 게이트에는 5V high 전압에 연결되어 항상 온(ON)되어 있기 때문에 B점의 전압이 NM2를 그대로 통과한다. 통과한 신호가 low 일때는 C점과 D점 사이에 있는 CMOS 인버터의 PM3이 온(ON)되어 12V가 출력되고 NM3는 오프(OFF)가 된다. 또한, PM2는 게이트가 D점에 연결되어 있기 때문에 12V의 high 신호가 입력되어 오프(OFF)가 된다.

반면, NM2를 통과해온 신호가 high 일때는 NM3가 온(ON)이 되어 D점에 0V가 출력되며, 게이트가 D점과 연결되어 있는 PM2에 0V의 low 신호가 입력되므로 PM2가 온(ON) 되어 C점은 12V의 전압이 재출력된다. 이때, C점이 12V의 전압을 취함으로써 PM3은 문턱 전압 차이 때문에 오프(OFF) 상태가 된다. 결과적으로, D점에는 입력단 A점과 동위상을 가지며 진폭이 12V인 전압이 출력된다. 여기서, C점의 전압이 12V가 되었을 때는 B점의 전압이 5V, NM2의 전압이 5V이므로, NM2의 동작은 C점에 영향을 주지 않게 동작한다.

도4는 도3의 방식으로 얻어진 진폭 12V의 신호를 레벨 시프트하는 단계를 나타낸 도면이다. 레벨 시프트 방식은 종래의 기술에 따른 도1의 방식과 같다. 그러나, 초기 입력전압 레벨을 12V로 조정하였기 때문에 35V 이상의 고전압을 얻는데 2회의 스텝으로도 충분하므로 박막 트랜지스터 액정 표시 장치의 구동이 용이하다.

이상에서와 같이, CMOS 인버터 2단과 PMOS, NMOS 각 1개씩을 조합한 고전압 발생 회로를 구성하여 원하는 레벨의 입력 전압을 얻어냄으로써, 레벨 시프트시키는 스텝의 수를 줄이고, 이와 관련하여 전압 증폭기의 면적 및 전력소비의 감소의 효과를 얻을 수 있다.

Claims (2)

1. 입력 신호 전압을 반전시키는 제1 CMOS 인버터,

   한 단자가 상기 제1 CMOS 인버터의 출력단과 연결되고 게이트 단자는 하이 레벨 전압에 연결되어 있는 NMOS,

   상기 NMOS로부터 전달된 신호 전압을 반전시키는 제2 CMOS 인버터,

   게이트 단자가 상기 제2 CMOS 인버터의 출력단과 연결되고 나머지 단자 중 하나는 상기 하이 레벨 전압보다 증폭된 하이 레벨 전압에 연결되어 있는 PMOS

   를 포함하는 고전압 펄스 발생기.
2. 제1항에 있어서,

   상기 제2 CMOS 인버터의 하이 레벨 전압을 상기 제1 CMOS 인버터의 하이 레벨 전압의 1.5배 이상으로 하는 고전압 펄스 발생 방법.