KR100218145B1 - Semiconductor package and method of making the same - Google Patents
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Abstract
본 발명은 경박단소형화된 반도체 패키지 및 그 제조방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a light and small sized semiconductor package and a method of manufacturing the same.
본 발명은 금속 패드를 구비하고, 소잉된 반도체 칩 상에 보호막을 형성하는 단계; 상기 금속 패드 부분이 노출되도록 보호막을 식각하는 단계; 상기 금속 패드 상부 및 금속 패드와 인접하는 보호막 상부에 언더 베리어 금속 패턴을 형성하는 단계; 상기 언더 베리어 금속 패턴 상부에 범프를 형성하는 단계; 상기 범프의 최상단 부분만이 노출되도록 폴리이미드막을 형성하는 단계; 및 상기 범프가 형성된 반도체 칩을 회로 패턴이 형성된 기판과 마운팅하는 단계를 포함한다.The present invention comprises a step of forming a protective film on a sawed semiconductor chip having a metal pad; Etching the passivation layer to expose the metal pad portion; Forming an under barrier metal pattern on the metal pad and on the passivation layer adjacent to the metal pad; Forming a bump on the under barrier metal pattern; Forming a polyimide film to expose only the uppermost portion of the bumps; And mounting the bump formed semiconductor chip with the substrate on which the circuit pattern is formed.
Description
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 경박단소형화를 이룰 있는 반도체 패키지 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package capable of achieving light and small size reduction and a method for manufacturing the same.
일반적으로 칩 스케일 패키지(chip scale package)는 칩 사이즈와 패키지 사이즈가 동일하거나, 또는 칩 사이즈에 비하여 최대 1mm 또는 20% 가량 큰 패키지를 말한다.In general, a chip scale package refers to a package having the same chip size and package size, or a maximum of 1mm or 20% larger than the chip size.
여기서, CSP 구조를 설명하기 위한 리드 온 칩(Lead On Chip) 타입의 패키지의 전형적인 한 예가 제1도에 도시되어 있는 바, 이를 간단히 살펴보면 다음과 같다.Here, a typical example of a lead-on-chip type package for explaining the CSP structure is shown in FIG. 1, which is briefly described as follows.
도면은 리드 온 칩 패키지의 단면도로서, 도면에서 1은 반도체 칩이고, 2는 상기 칩(1)의 외부로의 전기적인 접속 경로를 이루는 리드 프레임이다.The figure is a sectional view of a lead-on chip package, in which 1 is a semiconductor chip and 2 is a lead frame which forms an electrical connection path to the outside of the chip 1.
도시된 바와 같이, 상기 반도체 칩(1)의 상면에 리드 프레임(2)의 리드가 접착 테이프(3)의 개재하에 부착되어 있다. 칩(1)의 중앙부에는 본드 패드(1a)가 배열되어 있고, 이 패드(1a)와 리드 프레임(2)의 리드가 금속 와이어(4)에 의해 연결되어 전기적인 접속을 이루고 있다.As shown, a lead of the lead frame 2 is attached to the upper surface of the semiconductor chip 1 under the interposition of the adhesive tape 3. Bond pads 1a are arranged at the center of the chip 1, and the pads 1a and the leads of the lead frame 2 are connected by metal wires 4 to make electrical connections.
그리고, 도면에서 부호 5는 패키지 몸체로서, 이는 와이어 본딩된 반도체 칩(1)을 몰드 다이로 이송하여 에폭시 수지 등과 같은 수지를 주입, 충진하는 것에 의하여 형성된다.In the drawing, reference numeral 5 denotes a package body, which is formed by transferring the wire-bonded semiconductor chip 1 to a mold die and injecting and filling a resin such as an epoxy resin.
이와 같은 리드 온 칩 패키지는 통상의 반도체 패키지와 같이, 패키지 몸체(5)의 외측으로 돌출되는 리드 프레임의 리드를 회로가 형성되어 있는 기판에 솔더링 하는 것에 의하여 실장되어 소정의 전기적인 신호를 입출력 하는 작용을 하게 되는데, 같은 외형의 패키지에 비하여 더 큰 칩을 탑재할 수 있을 뿐만 아니라 칩의 신호 전달 패드와 리드 프레임과의 연결을 훨씬 자유롭게 할 수 있다는 잇점 등으로 개발되어 실용화되고 있다.Such a lead-on chip package is mounted by soldering a lead of a lead frame protruding to the outside of the package body 5 to a substrate on which a circuit is formed, like a conventional semiconductor package, to input and output a predetermined electrical signal. It has been developed and put into practical use due to the advantage that it is possible to mount a larger chip than the package of the same appearance and to make the connection between the chip's signal transmission pad and the lead frame much more free.
그러나, 상기와 같은 리드 온 칩 방식의 칩 스케일 패키지는 패키지의 형태는 간소화하여지나, 상기 리드 프레임의 구조적 특성으로 인하여 기판상에 형성된 불필요한 회로 연장으로 칩의 특성이 변화되고, 패키지의 크기가 증대되는 문제점이 발생하게 된다.However, in the above-described chip scale package of the lead-on-chip method, the shape of the package is simplified, but the characteristics of the chip are changed due to unnecessary circuit extension formed on the substrate due to the structural characteristics of the lead frame, and the size of the package is increased. The problem arises.
더구나, 상기와 같은 칩 스케일 패키지는 반드시, 패키지 본체 형성 공정을 진행하여야하는 번거러움이 있다.In addition, the chip scale package as described above is cumbersome in that the package body forming process must be performed.
따라서, 본 발명의 목적은, 칩의 특성 변화를 방지하고, 경박단소형화할 수 있는 반도체 패키지를 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide a semiconductor package which can prevent changes in the characteristics of a chip and can be made light and short.
또한, 본 발명의 다른 목적은, 상기와 같은 반도체 패키지의 제조방법을 제공하는 것을 목적으로 한다.Another object of the present invention is to provide a method for manufacturing a semiconductor package as described above.
제1도는 종래의 방식에 따른 리드 온 칩 타입의 반도체 패키지의 단면도.1 is a cross-sectional view of a semiconductor package of a lead-on chip type according to a conventional scheme.
제2도는 본 발명에 따른 반도체 패키지의 단면도.2 is a cross-sectional view of a semiconductor package according to the present invention.
제3(a) 내지 3d는 본 발명에 따른 반도체 패키지의 제조방법을 설명하기 위한 각 공정 별 단면도.3 (a) to 3d are cross-sectional views for each step for explaining the method for manufacturing a semiconductor package according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 반도체 칩 11a : 금속 패드11: semiconductor chip 11a: metal pad
12 : 보호막 13 : UBM 패턴12: protective film 13: UBM pattern
14 : 범프 15 : 폴리이미드막14 bump 15 polyimide film
16 : 솔더 페이스트 17 : 절연 물질16: solder paste 17: insulating material
18 : 기판 19 : 회로 패턴18: substrate 19: circuit pattern
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 패키지는, 금속패드를 포함하는 반도체 칩과, 상기 반도체 칩상에 상기 금속 패드가 오픈되도록 형성되고, 반도체 칩을 보호하기 위한 보호막과, 상기 오픈된 금속 패드 및 금속 패드와 인접하는 보호막 상부에 형성되는 언더 베리어 금속 패턴과, 상기 언더 베리어 금속 패턴 상에 소정 높이를 지니며 형성되는 범프와, 상기 보호막 상부 및 범프의 양측벽에 형성되는 폴리이미드막과, 상기 범프가 형성된 반도체칩과 부착되는 회로패턴이 구비된 기판으로 포함하는 것을 특징으로 한다.In order to achieve the above object of the present invention, the semiconductor package of the present invention, a semiconductor chip including a metal pad, the metal pad is formed on the semiconductor chip to open, a protective film for protecting the semiconductor chip, and An open metal pad and an under barrier metal pattern formed on an upper portion of the passivation layer adjacent to the metal pad, a bump formed on the under barrier metal pattern at a predetermined height, and a poly formed on both sides of the passivation layer and the bump. And a substrate having a mid film and a circuit pattern attached to the semiconductor chip on which the bumps are formed.
또한, 본 발명에 따른 반도체 패키지의 제조방법은, 금속 패드를 구비하고, 소잉된 반도체 칩 상에 보호막을 형성하는 단계; 상기 금속 패드 부분이 노출되도록 보호막을 식각하는 단계; 상기 금속 패드 상부 및 금속 패드와 인접하는 보호막 상부에 언더 베리어 금속 패턴을 형성하는 단계; 상기 언더 베리어 금속 패턴 상부에 범프를 형성하는 단계; 상기 범프의 최상단 부분만이 노출되도록 폴리이미드막을 형성하는 단계; 및 상기 범프가 형성된 반도체 칩을 회로 패턴이 형성된 기판과 마운팅하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of manufacturing a semiconductor package according to the present invention comprises the steps of: forming a protective film on a sawed semiconductor chip, the metal pad; Etching the passivation layer to expose the metal pad portion; Forming an under barrier metal pattern on the metal pad and on the passivation layer adjacent to the metal pad; Forming a bump on the under barrier metal pattern; Forming a polyimide film to expose only the uppermost portion of the bumps; And mounting the bump formed semiconductor chip with the substrate on which the circuit pattern is formed.
본 발명에 의하면, 금속 패드 상에 소정 높이의 범프를 형성하고, 기판 상의 회로 패턴 직접 접속하도록 하여, 별도의 리드 프레임 공정 및 와이어 본딩 공정이 배제되고, 패키지가 경박단소형화 된다.According to the present invention, bumps having a predetermined height are formed on the metal pads, and the circuit patterns on the substrate are directly connected so that separate lead frame processes and wire bonding processes are eliminated, and the package is light and small in size.
[실시예]EXAMPLE
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부한 도면 제2도는 본 발명에 따른 반도체 패키지의 단면도이고, 제3(a)도 내지 3(d)도는 본 발명에 따른 반도체 패키지의 제조방법을 설명하기 위한 각 공정 별 단면도를 나타낸 것이다.2 is a cross-sectional view of a semiconductor package according to the present invention, and FIGS. 3 (a) to 3 (d) show cross-sectional views of respective processes for explaining a method of manufacturing a semiconductor package according to the present invention.
도면에서, 참조 부호 11은 반도체 칩이고, 11a는 반도체 칩에 형성되는 금속패드이며, 12는 보호막(passivation)을 나타낸다. 또한 13은 언더 베리어 금속(under barrier metal : 이하 UBM) 패턴이고, 14는 범프를 나타내며, 15는 폴리이미드막을 나타낸다.In the figure, reference numeral 11 denotes a semiconductor chip, 11a denotes a metal pad formed on the semiconductor chip, and 12 denotes a passivation. In addition, 13 is an under barrier metal (UBM) pattern, 14 is bump, and 15 is a polyimide film.
먼저, 제2도를 참조하여, 본 발명에 따른 반도체 패키지는, 금속 패드(11a)를 포함하는 반도체 칩(11) 상부에 금속 패드(11a)가 노출되도록 보호막(12)이 형성된다. 노출된 금속 패드(11a) 상부 및 보호막의 소정 부분상에는 UBM 패턴(13)이 형성되고, UBM 패턴(13)상에는 금속 패드와 칩이 마운팅되어질 기판을 직접 접속시키기 위한 범프(14)가 형성된다. 여기서, UBM 패턴(13)은 2중의 금속막으로 금속패드(11a)와 접하는 부분은 금속 패드와 접착력이 우수한 금속막으로 형성하고, 범프(14)와 접하는 부분은 범프와 접착력이 우수한 금속막으로 형성한다.First, referring to FIG. 2, in the semiconductor package according to the present disclosure, a protective film 12 is formed on the semiconductor chip 11 including the metal pad 11a so that the metal pad 11a is exposed. A UBM pattern 13 is formed on the exposed metal pad 11a and a predetermined portion of the passivation layer, and a bump 14 for directly connecting the metal pad and the substrate on which the chip is to be mounted is formed on the UBM pattern 13. Here, the UBM pattern 13 is a double metal film, and the portion in contact with the metal pad 11a is formed of a metal film excellent in adhesion with the metal pad, and the portion in contact with the bump 14 is a metal film excellent in bump and adhesion. Form.
이때, 금속 패드와 접속되는 범프에 의하여 마운팅되어질 기판과 직접 접속하게 되므로, 별도의 리드 프레임 공정 및 와이어 본딩 공정이 배제되고, 패키지가 경박단소형화를 이룰수 있다.At this time, since it is directly connected to the substrate to be mounted by the bump connected to the metal pad, a separate lead frame process and a wire bonding process are excluded, and the package can be made thin and small.
그후, 보호막(12) 상부 및 범프(14)의 양측벽에는 이후의 충진되는 에폭시 물질과 범프의 접촉을 방지하기 위하여, 폴리이미드 수지가 형성된다.Thereafter, a polyimide resin is formed on the upper portion of the protective film 12 and on both side walls of the bump 14 so as to prevent contact of the bumps with subsequent filled epoxy materials.
범프(14)는 기판(18)상의 인쇄 회로 패턴(19)과 접속되고, 범프(14)의 양 끝단은 납땜된다. 여기서, 참조 번호 16은 솔더 페이스트를 나타낸 것이다.The bumps 14 are connected to the printed circuit pattern 19 on the substrate 18, and both ends of the bumps 14 are soldered. Here, reference numeral 16 denotes a solder paste.
그후, 반도체 칩과, 기판 사이의 공간부에는 절연성 물질이 충진된다.Thereafter, an insulating material is filled in the space portion between the semiconductor chip and the substrate.
이와같은 구조를 갖는 반도체 패키지의 제조방법에 대하여 설명하기로 한다.A method of manufacturing a semiconductor package having such a structure will be described.
제3(a)도를 참조하여, 집적회로가 형성된 반도체 칩은 공지의 기술에 의하여 소잉(sawing)된다. 이때, 소잉된 칩(1)은 금속 패드(11a)가 공지의 기술에 의하여 형성되고, 이 금속 패드(11a)는 전도성이 높은 알루미늄 금속으로 형성된다. 칩(11) 상부에는 칩(11) 표면을 보호하기 위한 보호막(12)이 형성되고, 보호막(12)은 공지의 사진 식각 기술에 의하여 금속 패드(11a)가 노출되도록 식각된다.Referring to FIG. 3 (a), the semiconductor chip in which the integrated circuit is formed is sawed by a known technique. At this time, the sawed chip 1 is formed of a metal pad 11a by a known technique, and the metal pad 11a is formed of aluminum metal having high conductivity. A passivation layer 12 is formed on the chip 11 to protect the surface of the chip 11, and the passivation layer 12 is etched to expose the metal pad 11a by a known photolithography technique.
이어서, 제3(b)도에 도시된 바와 같이, 노출된 금속 패드(11a)와 콘택되도록 UBM막(12)이 칩(11) 상에 형성되고, UBM막(12)은 금속 패드(11a) 상부 및 금속 패드(11a)와 인접하는 보호막(12) 상부에 존재하도록 패터닝한다. 이때, 상기 UBM막(12)은 금속 패드(11a)와 접촉 특성이 양호한 금속막과, 이후에 형성되어질 범프와 접촉 특성이 우수한 막으로 이루어진 2중막이다.Subsequently, as shown in FIG. 3 (b), a UBM film 12 is formed on the chip 11 to be in contact with the exposed metal pad 11a, and the UBM film 12 is formed of the metal pad 11a. Patterning is performed so as to be present on the upper portion and the passivation layer 12 adjacent to the metal pad 11a. At this time, the UBM film 12 is a double film made of a metal film having good contact properties with the metal pad 11a and a film having excellent contact properties with bumps to be formed later.
그후, 범프용 금속막을 전기 도금 방식(electro plating)으로 칩(10) 상부에 고르게 형성한다음, UBM 패턴(12) 상부에만 존재하도록 범프용 금속막을 공지의 사진 식각 방식에 의하여 패터닝하여, 제3(c)도에 도시한 바와 같이, 범프(14)를 형성한다.Thereafter, the bump metal film is formed evenly on the chip 10 by electroplating, and then the bump metal film is patterned by a known photolithography method so as to exist only on the UBM pattern 12. As shown in (c), the bump 14 is formed.
이어서, 제3(d)도에 도시한 바와 같이, 범프(14)가 형성된 칩 표면을 세정한다음, 칩(11) 상부에 폴리이미드 수지를 스핀 코팅 방식에 의하여 도포하고, 소정 온도에서 경화한다음, 범프(14)의 최상단의 소정 부분이 노출되도록 패터닝한다.Subsequently, as shown in FIG. 3 (d), after cleaning the surface of the chip on which the bumps 14 are formed, a polyimide resin is applied on the chip 11 by spin coating and cured at a predetermined temperature. Next, patterning is performed such that a predetermined portion of the top end of the bump 14 is exposed.
그후, 도면에 도시되지는 않았지만, 칩(11)은 기판(18)상의 인쇄 회로 패턴(19)과 노출된 범프(14) 표면이 접속되도록 부착한 후, 범프(14)의 양 끝단을 납땜한다. 그후, 반도체 칩(11)과, 기판(18) 사이의 공간부에는 절연성 물질을 충진하여 반도체 패키지를 완성한다.Then, although not shown in the figure, the chip 11 is attached so that the printed circuit pattern 19 on the substrate 18 and the exposed bump 14 surface are connected, and then solder both ends of the bump 14. . Thereafter, an insulating material is filled in the space between the semiconductor chip 11 and the substrate 18 to complete the semiconductor package.
이상에서 자세히 설명되어진 바와 같이, 본 발명에 의하면, 금속 패드 상에 소정 높이의 범프를 형성하고, 기판 상의 회로 패턴 직접 접속하도록 하여, 별도의 리드 프레임 공정 및 와이어 본딩 공정이 배제되고, 패키지가 경박단소형화 된다.As described in detail above, according to the present invention, bumps of a predetermined height are formed on the metal pads, and the circuit patterns on the substrate are directly connected, so that separate lead frame processes and wire bonding processes are excluded, and the package is thin. It is miniaturized.
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