KR100217281B1

KR100217281B1 - Pdp-tv using sdram interface equipment

Info

Publication number: KR100217281B1
Application number: KR1019970027961A
Authority: KR
Inventors: 박준석
Original assignee: 전주범; 대우전자주식회사
Priority date: 1997-06-27
Filing date: 1997-06-27
Publication date: 1999-09-01
Also published as: KR19990003966A

Abstract

본 발명은 PDP-TV에서 화면에 디스플레이되는 영상정보들을 저장하는 반도체 기억장치에 관한 것으로, 특히 정적램(SRAM)이나 동적램(DRAM)을 사용하지 않고 동기동적램(이하 'SDRAM'이라 칭함)을 이용하여 PDP-TV의 프레임 데이터를 저장하고 읽어내는 PDP-TV의 SDRAM 인터페이스 장치가 개시되어 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device for storing image information displayed on a screen in a PDP-TV. In particular, the present invention relates to a synchronous dynamic RAM (hereinafter referred to as 'SDRAM') without using a static RAM (SRAM) or a dynamic RAM (DRAM). An SDRAM interface device of a PDP-TV for storing and reading frame data of a PDP-TV using the present invention is disclosed.

853×480의 해상도를 갖는 PDP-TV의 영상정보들은 메모리 어레이가 2M×4비트×2뱅크(2048개의 행과 1024개의 열로 구성됨)로 구성된 SDRAM에 저장되며 한편, SDRAM의 메모리 맵은 최상위 비트(MSB)에서 최하위 비트(LSB)까지 8비트로 구성되며 각 비트에는 107개의 어드레스 정보를 저장할 수 있다. 한편, 안테나에서 수신된 영상 데이터는 일정의 과정을 거쳐 RGB 데이터로 PISO부에 인가되고, PISO부의 영상 데이터는 홀수 4비트와 짝수 4비트로 출력되게 되며, 각 데이터들은 SDRAM의 프레임 메모리 A, B, C, D에 저장되며, 저장될 때 홀수 4비트는 프레임 메모리 A, C에서 교번으로 판독·기록을 하고, 짝수 4비트는 SDRAM의 프레임 메모리 B, D에서 교번으로 판독, 기록 동작을 수행하여 중간에 끊임없이 연속적으로 입력되는 데이터를 연속적인 엑세스 동작으로 처리되도록 함으로써 빠른 스피드 효과를 얻으며, 또한 메모리의 개수를 줄일 수 있다.Image information of PDP-TVs with a resolution of 853x480 is stored in SDRAM in which the memory array consists of 2Mx4 bitsx2 banks (consisting of 2048 rows and 1024 columns), while the memory map of the SDRAM has the most significant bit ( It consists of 8 bits from the MSB) to the least significant bit (LSB), and each bit can store 107 address information. On the other hand, the image data received from the antenna is applied to the PISO unit as RGB data through a predetermined process, and the image data of the PISO unit is output in odd-numbered 4 bits and even-numbered 4 bits. Stored in C and D, when stored, odd 4 bits alternately read and write in frame memories A and C, and even 4 bits alternately read and write to frame memories B and D of SDRAM. By continuously processing data that is continuously input to the data in a continuous access operation, a fast speed effect can be obtained and the number of memories can be reduced.

Description

PDP-TV using SDRAM interface device

본 발명은 PDP-TV에서 화면에 디스플레이되는 영상정보들을 저장하는 반도체 기억장치에 관한 것으로, 특히 정적램(SRAM)이나 동적램(DRAM)을 사용하지 않고 동기동적램(이하 'SDRAM'이라 칭함)을 이용하여 PDP-TV의 데이터를 저장하고 읽어내는 SDRAM 인터페이스 장치를 이용한 PDP-TV에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device for storing image information displayed on a screen in a PDP-TV. In particular, the present invention relates to a synchronous dynamic RAM (hereinafter referred to as 'SDRAM') without using a static RAM or an SRAM. The present invention relates to a PDP-TV using an SDRAM interface device that stores and reads data of the PDP-TV by using a.

일반적으로, 종래의 영상신호 처리용 메모리로는 DRAM 또는 SRAM 등의 랜덤 엑세스 메모리(Random Access Memory)가 많이 사용되었다.In general, a random access memory such as DRAM or SRAM has been used as a conventional memory for processing image signals.

도 1은 종래의 DRAM에 대한 예시를 표시하는 블록도이고, 도 2는 도 1에 표시한 DRAM의 주요부분에 관한 구성을 구체적으로 표시한 구성도이다.FIG. 1 is a block diagram showing an example of a conventional DRAM, and FIG. 2 is a block diagram specifically showing a configuration of main parts of the DRAM shown in FIG.

도 1에 도시한 메모리 배열(1)은 도 2에 보인 바와같이, 복수의 비트선(BL)쌍 BL1∼BL8과 비트선쌍을 교차하는 복수의 워드선(WL) 및 비트선쌍과 워드선과의 교점에 설치된 복수의 메모리 셀(MC)을 포함한다. 또한 복수의 비트선쌍은 각각 4개의 비트선쌍을 포함하는 복수의 비트선 그룹 BG1과 BG2로 구분된다. 제 2도에 있어서 비트선쌍 BL1-BL4는 비트선 그룹 BG1을 구성하고, 비트선쌍 BL5-BL8은 비트선 그룹인 BG2를 구성한다. 복수의 워드선은 제 1도에 표시된 행 디코더(2)에 접속된다. 상기 행 디코더는 복수의 워드선 중에서 어느 것을 선택하고, 선택된 워드선을 활성화한다. 결국 행 디코더는 선택된 워드선의 전위를 하이레벨로 하고 선택되지 않은 워드선의 전위를 로우레벨로 한다.As shown in FIG. 2, the memory array 1 shown in FIG. 1 has an intersection between a plurality of bit line BL pairs BL1 to BL8 and a plurality of word lines WL and bit line pairs intersecting the bit line pairs. It includes a plurality of memory cells (MC) installed in. Further, the plurality of bit line pairs are divided into a plurality of bit line groups BG1 and BG2 each including four bit line pairs. In FIG. 2, the bit line pair BL1-BL4 constitutes the bit line group BG1, and the bit line pair BL5-BL8 constitutes the bit line group BG2. The plurality of word lines are connected to the row decoder 2 shown in FIG. The row decoder selects any of a plurality of word lines and activates the selected word lines. As a result, the row decoder makes the potential of the selected word line high and the potential of the unselected word line low.

도 1에 표시된 감지 증폭기(Sense Amplifier)그룹(3)은 도 2에 있어서, 각각의 비트선쌍에 접속된 복수의 감지 증폭기를 포함하며, 각 감지 증폭기는 대응하는 비트선쌍 상의 전위차를 감지하고 증폭한다. 또한, 도 1에 표시된 열 선택회로그룹(4)은 각각 비트선 그룹에 대응하여 설치된 복수의 열 선택회로를 포함한다. 도 2에서 비트선 그룹 BG1에 대응하여 설치된 열 선택회로 SL1과 비트선 그룹 BG2에 대응하여 선택된 열 선택회로 SL2로 표시된다. 각 열 선택회로는 각 비트선 그룹내의 4개의 비트선쌍에 대응하여 4조의 전달 게이트(TG:Transfer Gate)를 포함하므로, 각 비트선 그룹내의 4개의 비트선 쌍에 대응한 4조의 전달게이트는 4개의 입출력선쌍(I01-I04)에 각각 접속된다.The sense amplifier group 3 shown in FIG. 1 includes a plurality of sense amplifiers connected to each bit line pair in FIG. 2, each sense amplifier sensing and amplifying a potential difference on a corresponding bit line pair. . Further, the column selector circuit group 4 shown in FIG. 1 includes a plurality of column selector circuits each provided corresponding to the bit line group. In FIG. 2, the column selection circuit SL1 provided in correspondence with the bit line group BG1 and the column selection circuit SL2 selected in correspondence with the bit line group BG2 are represented. Each column select circuit includes four sets of TGs (Transfer Gates) corresponding to four bit line pairs in each bit line group, and thus four sets of transfer gates corresponding to four bit line pairs in each bit line group are four. To the I / O line pairs I01 to I04, respectively.

또한, 열 디코더(5)는 비트선 그룹중에서 어느 하나를 선택한 후 대응하는 열 선택회로내의 4조의 전달 게이트를 동시에 도통상태로 한다. 도 2에 있어서 열 디코더(5)에서 발생되는 열 선택신호 CSL1은 열 선택회로 SL1내의 4조의 전달 게이트에 주어지고 한편, 열 선택신호 CSL2가 발생하면 열 선택신호 SL2내의 4조의 전달 게이트에 주어진다.In addition, the column decoder 5 selects any one of the bit line groups, and simultaneously sets four transfer gates in the corresponding column selection circuit to conduction state. In Fig. 2, the column select signal CSL1 generated by the column decoder 5 is given to four sets of transfer gates in the column select circuit SL1, while the column select signal CSL2 is given to four sets of transfer gates in the column select signal SL2.

도 1에 있어서 메모리 블록(B1)은 입력버퍼(6), 4비트 직렬·병렬 변환회로(7), 기입버퍼(8), 전치 증폭기(Preamplifier:9), 4비트의 병렬·직렬 변환회로(10)와 출력 버퍼부(11)로 이루어진다.In FIG. 1, the memory block B1 includes an input buffer 6, a 4-bit serial-parallel conversion circuit 7, a write buffer 8, a preamplifier 9, and a 4-bit parallel-serial conversion circuit. 10) and an output buffer section 11.

상기의 입력버퍼(6), 직렬·병렬 변환회로(7) 및 기입버퍼(8)는 데이터 쓰기동작에서 동작하며, 전치 증폭기(9), 병렬·직렬 변환회로(10) 및 출력 버퍼부(11)는 데이터 읽기동작에서 동작한다. 반도체칩(CH)상에는 행 어드레스버퍼(12), 열 어드레스버퍼(13), 제어신호버퍼(14), 클럭버퍼(15), 어드레스 카운터(16) 및 타이밍 발생회로(17)가 설치되며, 상기 행 어드레스버퍼(12)는 외부에서 주어진 어드레스신호(ADD)를 타이밍 발생회로에서 행 어드레스신호로 행 디코더(2)에 인가한다. 또한, 열 어드레스버퍼(13)는 외부에서 주어진 어드레스신호를 소정의 타이밍에서 열 어드레스신호로서 어드레스 카운터에 인가한다. 한편, 제어신호버퍼(14)는 외부 행 어드레스 스트로브신호(/RAS), 외부 열 어드레스 스트로브신호(/CAS), 외부기입 인에이블신호(/WE) 및 외부출력 인에이블신호(/OE)를 입력한 후 일정한 신호로 타이밍 발생회로(17)에 인가한다.The input buffer 6, the serial-parallel conversion circuit 7, and the write buffer 8 operate in the data write operation, and the preamplifier 9, the parallel-serial conversion circuit 10, and the output buffer section 11 ) Operates in the data read operation. On the semiconductor chip CH, a row address buffer 12, a column address buffer 13, a control signal buffer 14, a clock buffer 15, an address counter 16 and a timing generating circuit 17 are provided. The row address buffer 12 applies an externally given address signal ADD to the row decoder 2 as a row address signal in the timing generation circuit. The column address buffer 13 also applies an externally given address signal as a column address signal to the address counter at a predetermined timing. On the other hand, the control signal buffer 14 inputs an external row address strobe signal (/ RAS), an external column address strobe signal (/ CAS), an external write enable signal (/ WE), and an external output enable signal (/ OE). After that, it is applied to the timing generating circuit 17 with a constant signal.

또한, 클럭버퍼(15)는 외부에서 주어진 클럭신호를 받아서 같은 신호를 칩 내부의 각 회로에 인가하며, 어드레스 카운터(16)는 시작 어드레스로서 열 어드레스버퍼(13)에서 주어진 열 어드레스신호를 받고, 클럭신호에 반응하여 변화시킨다.In addition, the clock buffer 15 receives a given clock signal from the outside and applies the same signal to each circuit inside the chip, and the address counter 16 receives the column address signal given by the column address buffer 13 as a start address. Change in response to a clock signal.

상기 어드레스 카운터(16)는 2개의 비트 A0와 A1을 포함하는 열 어드레스신호를 발생하며, 이는 직렬·병렬 변환회로(7)와 병렬·직렬 변환회로(10)에 주어진다. 이 열 어드레스 신호내의 다른 비트(A2-An)는 열 디코더(5)에 주어지며, 타이밍발생회로(17)는 칩내의 각 회로를 제어하기 위한 각종 제어신호를 발생한다.The address counter 16 generates a column address signal comprising two bits A0 and A1, which are given to the serial-parallel conversion circuit 7 and the parallel-serial conversion circuit 10. The other bits A2-An in this column address signal are given to the column decoder 5, and the timing generating circuit 17 generates various control signals for controlling each circuit in the chip.

도 1과 도 2에 표시된 DRAM의 랜덤 엑세스 모드의 동작을 상세히 설명하고자 한다.The operation of the random access mode of the DRAMs shown in FIGS. 1 and 2 will be described in detail.

행 디코더(2)는 행 어드레스신호에 응답하여 메모리 배열(1)내의 워드선중에서 1개를 선택해서 그 전위를 하이(High)로 하고, 선택된 워드선에 접속된 메모리 셀로부터 대응되는 비트선 상에 데이터가 읽어진다. 상기 읽은 데이터는 감지 증폭기그룹(3)내에 포함된 감지 증폭기에 의해 감지된 후 증폭되어 유지된다. 또한, 열 디코더(5)는 어드레스 카운터(16)를 통하여 주어진 열 어드레스신호의 비트(A2-An)에 반응하여 대응하는 열 선택회로를 활성화하기 위해 비트선 그룹중에서 하나를 선택한다. 상기에서 선택된 비트선 그룹내의 4개의 비트선쌍이 열 선택회로를 통하여 4개의 입출력 선쌍(I01-I04)에 각각 접속된다.The row decoder 2 selects one of the word lines in the memory array 1 in response to the row address signal, sets its potential as high, and selects a corresponding bit line from the memory cell connected to the selected word line. The data is read into The read data is sensed by the sense amplifier included in the sense amplifier group 3 and then amplified and maintained. The column decoder 5 also selects one of the bit line groups to activate the corresponding column selection circuit in response to bits A2-An of the given column address signal via the address counter 16. The four bit line pairs in the bit line group selected above are connected to the four input / output line pairs I01 to I04 through the column selection circuit, respectively.

한편, 데이터 판독동작에서, 선택된 비트선그룹내의 4개의 비트선쌍위의 4비트 데이터가 4개의 입출력선쌍(I01-I04)을 통한 후 증폭을 위해 전치증폭기(9)에 인가된다. 인가된 신호가 전치증폭기(9)에서 증폭된 후, 4비트의 데이터는 판독데이터버스(RDB1-RDB4)에 각각 인가된다. 병렬·직렬 변환회로(10)는 열 어드레스신호의 2개 비트 A0와 A1에 반응하여 판독 데이터버스(RDB1-RDB4)상의 4비트의 데이터중에서 1개를 출력 버퍼부(11)에 인가한다. 그 결과 데이터가 출력 버퍼부(11)에서 입출력 단자(I/O)에 제공된다.On the other hand, in the data read operation, 4-bit data on the four bit line pairs in the selected bit line group is applied to the preamplifier 9 for later amplification through the four input / output line pairs I01-I04. After the applied signal is amplified by the preamplifier 9, four bits of data are respectively applied to the read data buses RDB1-RDB4. The parallel-serial conversion circuit 10 applies one of four bits of data on the read data buses RDB1-RDB4 to the output buffer unit 11 in response to two bits A0 and A1 of the column address signal. As a result, data is provided from the output buffer section 11 to the input / output terminal I / O.

또한, 데이터기록 동작시에는 입출력 단자에 순차적으로 외부에서 데이터가 주어지며, 상기 데이터는 입력버퍼(6)를 통하여 직렬·병렬 변환회로(7)에 순차적으로 인가되며, 직렬·병렬 변환회로는 데이터를 병렬 데이터에 변환하고 기록버퍼(8)에 같은것을 준다. 그것에 의해 데이터는 4개의 입출력선쌍(I01-I04)에 읽어낼 수 있다.In addition, during the data writing operation, data is externally sequentially given to the input / output terminals, and the data is sequentially applied to the serial-parallel conversion circuit 7 through the input buffer 6, and the serial-parallel conversion circuit is the data. Is converted to parallel data and given the same to the recording buffer (8). As a result, data can be read into four input / output line pairs I01 to I04.

열 선택회로가 외부에서 인가된 어드레스신호에 따라 랜덤하게 활성화된 모드를 페이지모드라하며, 시작어드레스를 지정하는 어드레스 신호만이 어드레스 카운터(16)에 설정하고 그 후에 어드레스 카운터로부터 발생된 어드레스신호에 의해 열 선택회로가 순차적으로 활성화되는 모드를 직렬모드라한다. 한편, 감지 증폭기그룹(3)은 일반적으로 수천비트의 데이터가 유지되기 때문에 페이지모드와 직렬모드가 고속으로 엑세스하는 것이 가능하다. 특히 직렬모드에서 1개의 열 선택회로의 활성화에 의해 얻어진 복수의 데이터는 병렬·직렬 변환하는 것에 의해 또는 시분할동작(파이프라인 제어)을 수행하는 것에 의해 시리얼 엑세스의 속도가 더욱 증가된다.The mode in which the column selection circuit is randomly activated in accordance with an externally applied address signal is called a page mode, and only an address signal specifying a start address is set in the address counter 16, and then to an address signal generated from the address counter. The mode in which the column selection circuits are activated sequentially is called a serial mode. On the other hand, since the sense amplifier group 3 generally holds thousands of bits of data, the page mode and the serial mode can be accessed at high speed. In particular, in the serial mode, a plurality of pieces of data obtained by activation of one column selection circuit are further increased by serial-to-serial conversion or by time-division operation (pipeline control).

도 3은 도 1과 도 2에 표시된 DRAM의 주요부분를 나타낸다.FIG. 3 shows main parts of the DRAMs shown in FIGS. 1 and 2.

도 2에 있어서, 비트선그룹 BG1은 비트선쌍 BL1-BL4를 포함하고 비트선그룹 BG2는 비트선쌍 BL5-BL8을 포함하며, 비트선그룹 BG3은 비트선쌍 BL9-BL12 및 비트선그룹 BG4는 비트선쌍 BL5-BL16을 포함한다. 한편, 비트선쌍BL1-BL16에 할당된 열 어드레스는 각각 Y1-Y16에 의해 지정되며, 비트선그룹 BG1내의 비트선쌍 BL1-BL4는 열 선택회로 SL1을 통하여 입출력선쌍(I01-I04)에 각각 접속된다. 또한, 상기 비트선그룹 BG2내의 비트선쌍 BL5-BL8은 열 선택회로 SL2를 통하여 입출력선쌍 I01-I04에 각각 접속되며, 비트선그룹 BG4내의 비트선쌍 BL13-BL16은 열 선택회로 SL4를 통하여 입출력선쌍 I01-I04에 각각 접속된다. 상기 설명에서와 같이 입출력선쌍 I01-I04는 모든 비트선그룹에 공통이다. 따라서, 다수의 열 선택회로의 동시 활성화가 불가능하며, 직렬모드시에 시작어드레스는 어드레스 카운터(16)내에 설정되고 시작어드레스에 대응하는 1개의 열 선택회로가 활성화된다.2, bit line group BG1 includes bit line pair BL1-BL4, bit line group BG2 includes bit line pair BL5-BL8, bit line group BG3 bit line pair BL9-BL12 and bit line group BG4 bit line pair. BL5-BL16. On the other hand, the column addresses assigned to the bit line pairs BL1-BL16 are each designated by Y1-Y16, and the bit line pairs BL1-BL4 in the bit line group BG1 are connected to the input / output line pairs I01-I04 through the column selection circuit SL1, respectively. . The bit line pair BL5-BL8 in the bit line group BG2 is connected to the input / output line pairs I01-I04 through the column select circuit SL2, respectively, and the bit line pair BL13-BL16 in the bit line group BG4 is connected to the input / output line pair I01 through the column select circuit SL4. Are respectively connected to -I04. As described above, the input / output line pairs I01 to I04 are common to all bit line groups. Therefore, simultaneous activation of multiple column selection circuits is impossible, and in serial mode, the start address is set in the address counter 16 and one column selection circuit corresponding to the start address is activated.

또한 도 4에 도시한 바와같이, 시작어드레스가 Y1-Y4에 설정되면 열 선택회로 SL1이 최초에 활성화된다. 상기의 시작어드레스 Y1과 열 선택회로 SL1이 활성화되면 열 어드레스Y1, Y2, Y3, Y4가 순차적으로 엑세스되고, 시작어드레스 Y2와 열 선택회로 SL1이 활성화되면 열 어드레스 Y2, Y3와 Y4가 순차적으로 엑세스되며, 시작 어드레스가 Y3와 SL1이 활성화되면 Y3, Y4 및 시작 어드레스 Y4에 설정되고 열 선택회로 SL1이 활성화되면 열 어드레스 Y4만이 엑세스된다. 따라서, 다른 열 선택회로의 활성화의 요구 없이 엑세스 될 수 있는 범위는 시작 어드레스에 달려있다. 특히 시작 어드레스가 예를 들어 Y4에 설정되었다면 다음 열 어드레스를 엑세스하기 위하여 다른 열 선택회로를 활성화할 필요가 있다. 이는 열 선택회로의 활성화로부터 전치 증폭기 동작까지의 시간이 비트레이트를 결정한다는 문제가 있다. 이 문제는 도 5와 도 6을 참조하여 아래에 설명될 것이다.As shown in Fig. 4, when the start address is set to Y1-Y4, the column selection circuit SL1 is activated first. Column addresses Y1, Y2, Y3, Y4 are sequentially accessed when the start address Y1 and column selection circuit SL1 are activated, and column addresses Y2, Y3, Y4 are sequentially accessed when the start address Y2 and column selection circuit SL1 are activated. When the start addresses Y3 and SL1 are activated, they are set to Y3, Y4 and start addresses Y4. When the column select circuit SL1 is activated, only the column address Y4 is accessed. Thus, the range that can be accessed without requiring activation of other column selection circuits depends on the start address. In particular, if the start address is set to Y4, for example, it is necessary to activate another column selector circuit to access the next column address. This has the problem that the time from activation of the column selector circuit to preamplifier operation determines the bitrate. This problem will be explained below with reference to FIGS. 5 and 6.

도 5는 직렬모드내에서 시작 어드레스가 Y1에 설정될 때 동작을 표시하는 타이밍챠트이고, 도 6은 직렬모드내에서 시작어드레스가 Y4에 설정될 때 동작을 표시하는 타이밍챠트이다. 도 5와 도 6에 있어서, D1-D12는 각각 비트선쌍 BL1 -BL12(도2, 도3)에 읽어낸 데이터를 표시한다.Fig. 5 is a timing chart indicating operation when the start address is set to Y1 in the serial mode, and Fig. 6 is a timing chart indicating operation when the start address is set to Y4 in the serial mode. In Figs. 5 and 6, D1-D12 represent the data read in the bit line pair BL1-BL12 (Figs. 2 and 3), respectively.

외부 행 어드레스 스트로브신호(/RAS)가 로우(Low)에 하강하면 외부에서 주어진 어드레스신호(ADD)가 행 어드레스신호(AX)에서 행 디코더(2)에 주어진다. 그것에 의해 1개의 워드선이 활성화된다. 그 후 외부 열 어드레스 스트로브신호(/CAS )가 로우에 하강하면 외부에서 주어진 어드레스신호(ADD)가 열 어드레스신호(AY)로서 어드레스 카운터(16)에 주어진다. 상기 어드레스 카운터(16)는 열 어드레스 신호(AY)내의 2개의 비트 A0와 A1을 병렬·직렬 변환회로(10)에 주고 다른 비트(A2-An)를 열 디코더(5)에 준다. 도 5에 있어서 열 어드레스신호 AY가 열 어드레스 Y1을 지정한다면 시작 어드레스는 Y1에 설정된다. 우선 열 디코더(5)는 열 선택신호 CSL1을 하이에 상승시키고 열 선택회로 SL1을 활성화한다. 그것에 의해 비트선쌍(BL1-BL4)상의 데이터(D1-D4)는 입출력선쌍(I01-I04)에 각각 읽어진다. 상기 데이터(D1-D4)는 전치 증폭기(9)를 통하여 읽기 데이터 버스(RDB1-RDB4)에 주어진다. 어드레스 카운터(16)는 클럭버퍼(15)에서 주어진 클럭신호에 반응하여 열 어드레스신호(AY)를 순차적으로 카운트업한다. 병렬·직렬 변환회로(10)는 데이터(D1- D4)를 순차적으로 선택하고 동일한 것이 열 어드레스신호(AY)내의 2개의 비트 A0와 A1에 반응하여 출력 버퍼부(11)에 인가한다. 그것에 의해 데이터(D1-D4)가 출력 데이터 Dout로서 입출력단자(I/O)에서 직렬로 공급된다. 열 디코더(5)가 열 선택신호(CSL2)를 하이(High)에 상승시킬 때 같은 모양으로 하여 데이터(D5-D8)가 입출력선쌍(I01-I04)에 읽어진다. 그 데이터(D5-D8)는 전치 증폭기(9)를 통하여 각각 읽기 데이터 버스(RDB1-RDB4)에 주어진다. 어드레스 카운터(16)는 클럭버퍼(15)에서 주어진 클럭신호에 반응하여 열 어드레스신호(AY)를 순차적으로 카운트업한다.When the external row address strobe signal / RAS falls to low, an externally given address signal ADD is given to the row decoder 2 in the row address signal AX. Thereby, one word line is activated. Then, when the external column address strobe signal / CAS falls low, an externally given address signal ADD is given to the address counter 16 as the column address signal AY. The address counter 16 gives the two bits A0 and A1 in the column address signal AY to the parallel-serial conversion circuit 10 and the other bits A2-An to the column decoder 5. In Fig. 5, if column address signal AY designates column address Y1, the start address is set at Y1. First, the column decoder 5 raises the column select signal CSL1 to high and activates the column select circuit SL1. As a result, the data D1-D4 on the bit line pair BL1-BL4 are respectively read into the input / output line pairs I01-I04. The data D1-D4 are given to the read data buses RDB1-RDB4 via the preamplifier 9. The address counter 16 sequentially counts up the column address signal AY in response to the clock signal given by the clock buffer 15. The parallel-serial conversion circuit 10 sequentially selects the data D1-D4 and applies the same to the output buffer unit 11 in response to two bits A0 and A1 in the column address signal AY. Thereby, the data D1-D4 are supplied in series from the input / output terminal I / O as the output data Dout. When the column decoder 5 raises the column select signal CSL2 high, data D5-D8 are read into the input / output line pairs I01-I04 in the same manner. The data D5-D8 are given to the read data buses RDB1-RDB4, respectively, via the preamplifier 9. The address counter 16 sequentially counts up the column address signal AY in response to the clock signal given by the clock buffer 15.

병렬·직렬 변환회로(10)는 데이터(D5-D8)를 순차적으로 선택하고 동일한 것이 얼 어드레스신호(AY)내의 2개의 비트 A0와 A1에 반응하여 출력 버퍼부(11)에 인가한다. 그것에 의해 데이터(D5-D8)가 출력데이터 Dout로서 입출력 단자에서 직렬로 공급되며, 이 방법에 있어서 입출력 단자에 데이터가 직렬로 읽어진다.The parallel-serial conversion circuit 10 sequentially selects the data D5-D8 and applies the same to the output buffer unit 11 in response to two bits A0 and A1 in the ear address signal AY. Thereby, the data D5-D8 are supplied in series from the input / output terminal as the output data Dout, and in this method, the data is read in series to the input / output terminal.

도 6에 도시된 바와같이, 열 어드레스신호(AY)가 열 어드레스(Y4)를 지정한다면, 시작 어드레스가 Y4에 설정된다. 이 경우에도 열 디코우더(5)가 우선 열 선택신호(CLS1)를 하이에 상승시키고 열 선택회로(SL1)를 활성화한다. 그것에 의해 비트선쌍(BL1-BL4)상의 데이터(D1-D4)가 입출력선쌍(I01-I04)에 각각 읽어지게 되고, 데이터(D1-D4)는 열 어드레스신호내의 2개의 비트 A0와 A1에 반응하여 전치 증폭기(9)를 통하여 데이터(RDB1-RDB4)에 인가된다.As shown in Fig. 6, if the column address signal AY designates the column address Y4, the start address is set at Y4. Also in this case, the column decoder 5 first raises the column select signal CLS1 to high and activates the column select circuit SL1. Thereby, the data D1-D4 on the bit line pair BL1-BL4 are read into the input / output line pairs I01-I04, respectively, and the data D1-D4 respond to the two bits A0 and A1 in the column address signal. It is applied to the data RDB1-RDB4 via the preamplifier 9.

병렬·직렬 변환회로(10)는 열 어드레스신호(AY)내의 2개의 비트 A0와 A1에 반응하여 데이터 D4를 선택하고 동일한 것을 출력 버퍼부(11)에 인가한다. 상기 데이터(D4)가 출력데이터 Dout라 하여 입출력 단자에서 출력된다. 다음에 열 디코더가 열 선택신호(CSL2)를 하이에 상승시킬 때 같은 방법으로 데이터(D5-D8)가 입출력 선쌍(I01-I04)에 읽어지게 된다. 데이터(D5-D8)는 전치 증폭기를 통하여 읽기 데이터 버스(RDB1-RDB4)에 각각 주어진다. 어드레스 카운터(16)는 클럭버퍼(15)에서 주어진 클럭신호(CLK)에 반응하여 열 어드레스신호(AY)를 순차적으로 카운트업한다.The parallel-serial conversion circuit 10 selects the data D4 in response to two bits A0 and A1 in the column address signal AY and applies the same to the output buffer unit 11. The data D4 is output from the input / output terminal as the output data Dout. Next, when the column decoder raises the column select signal CSL2 high, the data D5-D8 are read into the input / output line pairs I01-I04 in the same manner. The data D5-D8 are each given to the read data buses RDB1-RDB4 via preamplifiers. The address counter 16 sequentially counts up the column address signal AY in response to the clock signal CLK given by the clock buffer 15.

병렬·직렬 변환회로(10)는 열 어드레스신호(AY)내의 2개의 비트 A0와 A1에 반응하여 데이터(D5-D8)를 순차적으로 선택하여 동일한 것을 출력 버퍼부에 인가한다. 상기 데이터(D5-D8)가 출력 데이터 Dout라하여 입출력단자에서 직렬로 출력된다. 이 경우 열 선택신호(CSL1)가 로우에 하강 한 후에만 열 선택신호(CSL2)가 하이로 상승될 수 있다. 또 2개의 열 선택신호가 동시에 온 상태로 변화하는 것을 피하기 위하여 열 선택신호(CSL1)의 하강과 열 선택신호(CSL2)의 상승 사이에 간격이 요구된다.The parallel-serial conversion circuit 10 sequentially selects the data D5-D8 in response to two bits A0 and A1 in the column address signal AY and applies the same to the output buffer unit. The data D5-D8 are called output data Dout and are output in series at the input / output terminal. In this case, the column select signal CSL2 may rise high only after the column select signal CSL1 falls low. In addition, a gap is required between the falling of the column selection signal CSL1 and the rising of the column selection signal CSL2 in order to avoid the two column selection signals from changing to the on state at the same time.

도 5에 표시한 바와같이, 열 어스레스신호(AY)가 열 어드레스(Y1)를 지정한다면 출력 데이터간에 갭이 생기지 않고, 따라서 비트레이트가 낮아지지 않는다. 그러나 도 6에 표시한 바와같이 열 어드레스신호(AY)가 열 어드레스(Y4)를 지정한다면 입출력단자에서 출력되는 데이터 D4와 D5사이에 갭이 발생된다.As shown in Fig. 5, if the column address signal AY designates the column address Y1, no gap occurs between the output data and thus the bit rate is not lowered. However, as shown in FIG. 6, if the column address signal AY designates the column address Y4, a gap is generated between the data D4 and D5 output from the input / output terminal.

이와같이 어떤 비트선 그룹내의 1개의 비트선쌍과 다른 비트선 그룹 내의 1개의 비트선쌍이 연속적으로 선택될 때 데이터 갭이 생기며, 이는 엑세스 속도와 비트레이트의 저하를 가져오는 문제점이 있다.As such, when one bit line pair in a bit line group and one bit line pair in another bit line group are continuously selected, a data gap occurs, which causes a problem of deterioration in access speed and bit rate.

따라서 상기 문제점을 해결하기 위하여 본 발명이 창안된 것으로서, 본 발명의 목적은 PDP-TV에서 853×480의 해상도를 갖는 영상정보들을 2048개의 행과 1024개의 열로 구성된 메모리어레이를 갖는 2M×4비트×2뱅크로 구성된 SDRAM을 이용하여 영상정보들에 대한 데이터를 저장하고 읽어내므로서 메모리의 양을 줄이는 한편, 빠른 속도를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above problems, and an object of the present invention is 2M × 4 bits × having a memory array composed of 2048 rows and 1024 columns of image information having a resolution of 853 × 480 in a PDP-TV. By using SDRAM composed of two banks, the data is stored and read out, thereby reducing the amount of memory and providing high speed.

도 1은 종래의 기술에서 DRAM의 전체구성을 표시하는 블록도.1 is a block diagram showing the overall configuration of a DRAM in the prior art;

도 2는 도 1내에서 DRAM의 주요부의 상세한 구성을 표시한 도면.FIG. 2 is a diagram showing a detailed configuration of main parts of a DRAM in FIG. 1; FIG.

도 3은 도 2에 표시한 구성의 주요부만을 개략적으로 표시한 도면.3 is a view schematically showing only main parts of the configuration shown in FIG. 2;

도 4는 다른 열 선택회로를 활성화할 필요없이 도 1과 도 2에 표시한FIG. 4 shows the features of FIGS. 1 and 2 without the need to activate another column selection circuit.

DRAM내에 엑세스될 수 있는 범위를 표시하는 표.Table indicating the range that can be accessed in DRAM.

도 5는 도 1과 도 2내에서 DRAM의 직렬모드 내에서의 동작을 표시하는 타이밍챠트.FIG. 5 is a timing chart showing operation in the serial mode of the DRAM in FIGS. 1 and 2; FIG.

도 6은 도 1과 도 2내에서 DRAM의 직렬모드 내에서의 동작에 관한 단점을 표시하는 타이밍 챠트.FIG. 6 is a timing chart showing disadvantages relating to operation of the DRAM in the serial mode in FIGS. 1 and 2.

도 7은 본 발명의 PDP-TV에서 SDRAM의 인터페이스에 관한 블록도.7 is a block diagram of an interface of an SDRAM in the PDP-TV of the present invention.

도 8은 상기 도 7에서 데이터가 재배열된 표를 나타낸 도면.8 is a table showing rearranged data in FIG. 7.

도 9는 CMOS SDRAM의 구성을 개략적으로 나타낸 블록도.9 is a block diagram schematically showing the configuration of a CMOS SDRAM;

도 10은 메모리 맵을 개략적으로 도시한 블록도.10 is a block diagram schematically illustrating a memory map.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10 : 비디오 디코더부 20 : 모드 전환부10: video decoder unit 20: mode switching unit

30 : 라인 메모리부 40 : PISO부30: line memory section 40: PISO section

50 : 어드레스부 60 : SDRAM의 프레임 메모리부50: address portion 60: frame memory portion of SDRAM

70 : 데이터 선택부 80 : PDP부70: data selection unit 80: PDP unit

상기 목적을 달성하기 위한 본 발명은, 튜너회로부와 접속되며 화면의 영상정보들에 대한 일정한 해상도를 출력시키는 비디오 디코더부; 상기 비디오 디코더부와 접속되며 비디오 디코더부에서 출력된 영상신호 즉, 비월모드 신호를 순차모드신호로 전환하는 모드 전환부; 상기의 모드 전환부와 접속되며 비월모드 신호에서 순차모드 신호로 변환된 모드 전환부의 영상신호들을 저장하는 라인 메모리부; 상기 모드 전환부와 접속되며, 모드 전환부에서 병렬로 출력되는 영상신호들을 직렬신호로 변환하는 PISO부; 상기 모드 전환부와 접속되며, 모드 전환부의 데이터를 SDRA M의 프레임 메모리부의 기록신호와 판독신호에 따라 해당 어드레스를 제공하는 어드레스부; 상기 PISO부 및 어드레스부와 접속되며, SDRAM의 프레임 메모리부의 SDRAM의 프레임 메모리A, B, C, D는 판독모드에서 출력되는 영상 데이터를 선택해서 PDP부에 제공하는 데이터선택부 및 데이터 선택부와 접속되는 PDP부로 이루어지는 SDRAM 인터페이스 장치를 이용한 PDP-TV를 제공한다.The present invention for achieving the above object, the video decoder unit is connected to the tuner circuit unit for outputting a constant resolution for the image information of the screen; A mode switching unit connected to the video decoder unit and converting an image signal output from the video decoder unit, that is, an interlaced mode signal, into a sequential mode signal; A line memory unit connected to the mode switching unit and storing image signals of the mode switching unit converted from the interlaced mode signal into a sequential mode signal; A PISO unit connected to the mode switching unit and converting image signals output in parallel from the mode switching unit into serial signals; An address unit connected to the mode switching unit, the address switching unit providing a corresponding address according to the write signal and read signal of the frame memory unit of the SDRA M; The frame memories A, B, C, and D of the SDRAM frame memory unit are connected to the PISO unit and the address unit, and the data selector and data selector selects and outputs the image data output in the read mode to the PDP unit. Provided is a PDP-TV using an SDRAM interface device comprising a connected PDP unit.

우선 본 발명의 이해를 돕고자, SDRAM의 일 실시예를 간단히 설명한다.To help understand the present invention, one embodiment of SDRAM will be briefly described.

도 7은 본 발명에 따른 PDP-TV의 SDRAM을 이용한 데이터 인터페이스 장치를 나타낸 블록도이다.7 is a block diagram showing a data interface device using the SDRAM of the PDP-TV according to the present invention.

도 8은 PISO(Parallel Input Serial Output)부의 데이터 재배열에 관한 도표이다.8 is a diagram illustrating data rearrangement of a parallel input serial output (PISO) unit.

도 9는 CMOS형 SDRAM의 구성에 대해서 개략적으로 나타낸 블록도이다.9 is a block diagram schematically showing the configuration of a CMOS type SDRAM.

도 7 내지 도 9를 참조하여 본 발명을 설명하면, SDRAM은 2,097,152워드×4비트의 2뱅크로 이루어진 메모리 어레이를 가진다. 한편, 뱅크입력(78)은 칩선택키 A₁₁이 /RAS와 /CAS신호에 의해서 래치되며, A₁₁이 로우이면 뱅크A가 선택되고, A₁₁이 하이이면 뱅크B가 선택된다.7 to 9, the SDRAM has a memory array consisting of 2 banks of 2,097,152 words x 4 bits. On the other hand, the bank input 78 has the chip select key A ₁₁ latched by the / RAS and / CAS signals, bank A is selected when A ₁₁ is low, and bank B is selected when A ₁₁ is high.

또한, 메모리 어레이부(70)는 행 및 열 방향으로 매트릭스상에 배열된 메모리셀(도시안됨)과, 각 행마다 한가닥식 설치되는 워드선(도시안됨)과, 각 열마다 한쌍씩 설치되는 비트선쌍(도시안됨)을 포함한다. 상기 메모리 셀의 각각은, 대응하는 행의 워드선 및 대응하는 열의 비트선쌍에 접속된다. 또한 워드선의 선택은 행 디코더(77)에 의해 행하여지며, 비트선쌍의 선택은 열 디코더(72)에 의해 행하여진다. 상기 행 디코더(77)에 있어서 워드선 선택 및 열 디코더에 있어서 비트선쌍 선택은 각각 어드레스 레지스트(79)에서 열 버퍼부(76)와 행 버퍼(80)에 신호가 인가된 후 행 디코더와 열 디코더에서 출력되는 어드레스신호에 의해 응답하여 행하여진다.In addition, the memory array unit 70 includes memory cells (not shown) arranged in a matrix in the row and column directions, word lines (not shown) provided in single rows for each row, and bits provided in pairs for each column. Contains line pairs (not shown). Each of the memory cells is connected to a word line of a corresponding row and a bit line pair of a corresponding column. The word line is selected by the row decoder 77, and the bit line pairs are selected by the column decoder 72. The word line selection in the row decoder 77 and the bit line pair selection in the column decoder are performed after a signal is applied to the column buffer 76 and the row buffer 80 in the address resist 79, respectively. This is done in response to the address signal output from the.

한편, 타이밍 레지스터부(75)로 입력되는 /RAS(행 어드레스 스트로브신호)와 /CAS(열 어드레스 스트로브신호)는 다시 행 어드레스 레지스트와 열 어드레스 레지스트에 클럭을 인가한다. 초기에는 /RAS와 /CAS는 하이(High)상태이다가, 행 어드레스 레지스트에 대한 세트업 시간이 경과한 후, /RAS입력은 로우(LOW)상태가 된다. 행 버퍼(80)에 행 어드레스를 인가하면 해당하는 어드레스가 행디코더 입력으로 나타낸다. 즉 /RAS에서 로우는 디코더를 인에이블시켜서 행 어드레스를 디코더하고, 하나의 행 어레이를 선택한다. 또한 행 어드레스가 끝나고 열 어드레스가 시작되는 시점에서 해당하는 열 어드레스가 어드레스 입력에 인가되며, /CAS입력은 열 어드레스 레지스트에 열 어드레스를 인가하기 위하여 로우상태로 된다. 또한 /CAS는 열 디코더를 인에이블하여서 열 어드레스를 디코드하고, 해당하는 열 어레이를 선택할 수 있다.On the other hand, the / RAS (row address strobe signal) and / CAS (column address strobe signal) input to the timing register unit 75 apply a clock to the row address resist and the column address resist again. Initially, / RAS and / CAS are high, but after the setup time for the row address register has elapsed, the / RAS input goes low. When a row address is applied to the row buffer 80, the corresponding address is indicated by the row decoder input. That is, in / RAS, the row enables the decoder to decode the row address and selects one row array. At the time when the row address ends and the column address starts, the corresponding column address is applied to the address input, and the / CAS input goes low to apply the column address to the column address resist. The / CAS can also enable the column decoder to decode the column address and select the corresponding column array.

또한, 행 버퍼(80)가 갖는 리프레시 카운터기능은 하나의 셀에서 읽기동작이 일어날 때마다 동일한 행에 있는 모든 셀을 리프레시 하도록 하며, 감지증폭기(71)는 데이터를 읽어낼시에 메모리 어레이부내의 비트선쌍의 각각에 나타나는 데이터(읽어내기 데이터)를 증폭한다.In addition, the refresh counter function of the row buffer 80 allows every cell in the same row to be refreshed every time a read operation occurs in one cell, and the sense amplifier 71 reads the data in the memory array unit. Amplify data (read data) appearing in each bit line pair.

입·출력 제어부(82)는 메모리 어레이부(70)내의 비트선쌍을 데이터 입력레지스트(81) 및 출력버퍼(83)에 접속하기 위해서, 비트선쌍의 각각에 대응하여 설치되는 트랜스 게이트(도시안됨)를 포함하며, 행과 열의 버퍼부에서 출력되는 어드레스신호의 각각에 있어서의 최상위 비트의 신호 및 /WE 신호에 근거해서 데이터 입력 레지스트(81)와 출력버퍼(83)를 제어한다.The input / output control unit 82 connects the bit line pairs in the memory array unit 70 to the data input resist 81 and the output buffer 83 so as to correspond to each of the bit line pairs. The data input resist 81 and the output buffer 83 are controlled based on the most significant bit signal and the / WE signal in each of the address signals output from the buffer sections of the rows and columns.

상기의 SDRAM의 블록도와 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다.An embodiment of the present invention will be described in detail with reference to the block diagram of the SDRAM.

또한, 방송국에서 송출된 영상신호와 음성신호들은 튜너회로부에서 수신된 후 일정의 과정을 거쳐서 비디오 디코더부(10)에 인가된다. 비디오 디코더부(10)에 인가된 신호들은 일정한 해상도를 갖는 신호들을 모드 전환부(20)로 출력한다.In addition, the video signal and the audio signal transmitted from the broadcasting station are received by the tuner circuit unit and then applied to the video decoder unit 10 through a predetermined process. The signals applied to the video decoder 10 output signals having a constant resolution to the mode switching unit 20.

상기 비디오 디코더부(10)에서 인가된 신호는 비월모드 신호이므로 순차모드 신호로 전환한다. 그 이유는, PDP-TV의 계조방식은 한 화소씩 구동하는 음극선관과는 달리 대상으로 하는 상(像)에서 만들어 내는 적·녹·청(RGB)의 3원색 광성분이 일정시간 라인별로 끊어서 순차 전기신호로 변환되어 송·수신하는 라인 순차방식이기 때문이다. 또한, 순차신호로 전환된 신호들은 RGB 각 8비트씩 라인 메모리부로 인가되며, 동시에 어드레스부(50)에도 인가된다.Since the signal applied by the video decoder 10 is an interlaced mode signal, the signal is converted into a sequential mode signal. The reason is that, unlike the cathode ray tube driving pixel by pixel, the PDP-TV's three primary color light components of red, green, and blue (RGB) produced by the target image are broken by line for a certain period of time. This is because it is a line sequential method that is converted into an electrical signal and transmitted and received. In addition, the signals converted into the sequential signals are applied to the line memory unit by 8 bits for each of RGB, and are simultaneously applied to the address unit 50 as well.

상기 라인 메모리부(30)에서 병렬(MSB∼LSB)로 제공되는 영상정보 데이터가 SDRAM에 대한 프레임 메모리의 한 어드레스에 동일한 가중치(Weight)를 갖는 비트로 저장되게 재배열한다.The image information data provided in parallel (MSB to LSB) in the line memory unit 30 is rearranged to be stored as bits having the same weight in one address of the frame memory for the SDRAM.

즉, A₇(MSB)∼A₀(LSB)의 병렬 입력에서 제 1쉬프트 레지스트부가 8개 샘플의 영상 데이터를 로드하는 동안, 제 2쉬프트 레지스트부에서는 이전에 로드되었던 8개 샘플의 영상 데이터가 A₇(MSB)-B₇-C₇-D₇-E₇-F₇-G₇-H₇(LS B)의 직렬로 쉬프트하면서 출력된다. 그러므로, 상기 라인 메모리부(30)에서 제공하는 영상 데이터를 연속적으로 재배열하기 위해, 제 1, 제 2쉬프트 레지스트부 2개를 마련하고, 이들이 교번으로 로드와 쉬프트 동작을 반복하도록 한다. 또한 한장의 영상 데이터를 저장할 수 있는 SDRAM의 프레임 메모리(60)부도 4개를 마련하여 홀수 A, C, E, G는 SDRAM의 프레임 메모리A와 C에서 쓰고 읽는 동작을 교번으로 수행하고, 짝수 B, D, F, H는 SDRAM의 프레임 메모리 B, D에서 각각 4비트씩 쓰고, 읽는 동작을 교번으로 수행함으로써, 연속적으로 영상 데이터를 저장, 디스플레이할 수 있도록 한다.That is, A ₇ (MSB) ~A while at the parallel input of ₀ (LSB) to load the image data of eight samples added first shift resists, image data of eight samples that were previously loaded in the second shift section that resist Outputs while shifting in series of A ₇ (MSB) -B ₇ -C ₇ -D ₇ -E ₇ -F ₇ -G ₇ -H ₇ (LS B). Therefore, in order to continuously rearrange the image data provided by the line memory section 30, two first and second shift resist sections are provided so that the load and shift operations are alternately repeated. In addition, four frames of SDRAM frame memory 60 capable of storing one piece of image data are also provided so that odd A, C, E, and G perform write and read operations in frame memories A and C of SDRAM alternately, and even B is used. , D, F, and H write and read four bits each in the frame memories B and D of the SDRAM, and alternately store and display image data.

본 시스템은 비월방식으로 입력되는 영상 데이터를 순차방식으로 변환하여 디스플레이하므로, 기록 어드레싱과 판독 어드레싱의 순서가 다르게 된다. 즉 메모리에 저장된 1프레임의 영상 데이터는 1라인 분량의 홀수 라인 데이터를 판독 후, 짝수 라인 데이터 판독을 반복 수행하게 된다. 또한, PDP 계조 처리 상, 1필드를 몇 개의 서브필드로 나누고, 각 서브필드에 해당하는 영상 데이터를 차례로 판독하여 제공하여야 하므로, 기록 순서와는 구조적으로 아주 다른 판독 순서를 갖게 된다. 그러므로 기록 어드레스 발생기(50a)와 판독 어드레스 발생기(50b) 및 어드레스 선택부(50c)가 필요하며, SDRAM의 프레임 메모리 A, B, C, D의 각 동작모드(기록, 판독 모드)에 따라 해당 어드레스를 제공해주는 역할을 한다.This system converts and displays video data input by interlacing in a sequential manner, so that the order of write addressing and read addressing is different. That is, the image data of one frame stored in the memory reads one line of odd line data and then repeats reading of even line data. Further, in the PDP gradation processing, one field is divided into several subfields, and image data corresponding to each subfield must be read and provided in turn, so that the reading order is structurally very different from the recording order. Therefore, a write address generator 50a, a read address generator 50b, and an address selector 50c are required, and corresponding addresses are corresponding to each operation mode (write and read mode) of the frame memories A, B, C, and D of the SDRAM. Serves to provide.

또한, SDRAM의 메모리 선정에 있어서, PDP-TV는 한 라인당 853×8개의 데이터가 생겨나고, 웨이트별 디스플레이이므로 853을 8등분하면 106.625 즉, 107개의 어드레스가 필요하다. 도 10에 도시한 바와같이, 최상위 비트에서 최하위 비트까지 107번의 어드레스에 대한 데이터가 저장되어진다. 전체적으로는, 2M×4비트×2뱅크 메모리가 12개 필요하며, 2M는 2048비트의 행과 1024비트의 열로 이루어진다.In addition, in selecting the memory of the SDRAM, the PDP-TV generates 853 x 8 pieces of data per line, and the display for each weight requires 106.625, that is, 107 addresses when the 853 is divided into eight. As shown in Fig. 10, data for address 107 is stored from the most significant bit to the least significant bit. In total, 12 2M × 4bit × 2 bank memories are required, and 2M consists of 2048-bit rows and 1024-bit columns.

따라서, 프레임 메모리A, B, C, D 중 리드 판독모드에서 출력되는 영상 데이터를 선택하여, 상위 12비트와 하위 12비트로 PDP부에 인가한다.Therefore, the video data output in the read read mode among the frame memories A, B, C, and D is selected and applied to the PDP unit with upper 12 bits and lower 12 bits.

이상 설명에서 알 수 있는 바와같이, PDP-TV의 프레임 데이터를 저장하고 읽어내는데 있어서, 행 어드레스가 많은 2M×4비트×2뱅크로 이루어진 SDRAM을 사용하여, 중간에 끊임없이 연속적으로 입력되는 데이터가 연속적인 엑세스 동작으로 처리되도록 함으로써 빠른 스피드 효과를 얻으며, 또한 메모리의 개수를 줄이는 효과가 있다.As can be seen from the above description, in storing and reading the frame data of the PDP-TV, data continuously inputted continuously continuously is used by using an SDRAM composed of 2M × 4 bits × 2 banks with many row addresses. By processing by access operation, it is possible to get fast speed and reduce the number of memory.

Claims

A video decoder unit (10) for separating the composite video signal into a luminance (Y) signal and an RGB signal, and converting the RGB signal into a format having a constant resolution;

A mode switching unit 20 for converting the interlaced mode signal applied from the video decoder unit into a sequential mode signal so as to output each of 8-bit RGB signals;

A line memory unit 30 for storing the image data converted from the interlaced scanning mode signal applied to the mode switching unit to the progressive scanning mode signal;

A PISO unit (40) for outputting parallel image signals output from the line memory unit as serial data;

An address unit 50 for providing an address in response to the read and write signals of the memory unit 30; And

PDP-TV using an SDRAM interface device comprising a frame memory unit 60 of the SDRAM for storing data output serially of the odd 4 bits and the even 4 bits in the PISO unit.

The frame memory unit 60 of the SDRAM performs alternating processes of reading and writing odd-numbered 4-bit data output from the PISO unit in the frame memory A and the frame memory C. The data of the PDP-TV using the SDRAM interface device, characterized in that the read and write is alternately performed in the frame memories B and D.

The frame memory unit 60 of the SDRAM is characterized in that the memory map is divided into eight sections from the most significant bit (MSB) to the least significant bit (LSB), and has 107 addressing data for each bit. PDP-TV using SDRAM interface device.

2. The PISO unit 40 according to claim 1, wherein the PISO unit 40 stores parallel data of A ₇ (MSB) to A ₀ (LSB) output from the line memory unit 30 in the first shift resist unit and the second shift resist unit in the PISO unit. Alternately perform saving and loading process in A ₇ (MSB) -B ₇ -C ₇ -D ₇ -E ₇ -F ₇ -G ₇ -H ₇ (LSB) PDP-TV using an SDRAM interface device.

2. The SDRAM interface apparatus of claim 1, wherein the frame memory 60 of the SDRAM comprises a data selection unit and a PDP unit for selecting and outputting image data output in a read mode among A, BC, and D. PDP-TV.