KR100216978B1 - Eeprom and flash memory using a polysilicon thin film and manufacturing method thereof - Google Patents
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Abstract
본 발명은 다결정 실리콘 박막을 이용한 EEPROM 및 플래시 메모리와 그 제조방법에 관한 것으로서, 상세하게는 다결정 실리콘 박막을 이용한 EEPROM 및 플래시 메모리를 싼 가격에 고밀도로 제조하기 위하여 다결정 실리콘 위에 형성된 산화막의 누설전류, 절연파괴전압 및 QBD(charge to breakdowm) 특성이 단결정 실리콘 위에 형성된 열산화막과 유사한 산화막을 게이트 산화막으로 이용하는 것이다.The present invention relates to an EEPROM and a flash memory using a polycrystalline silicon thin film and a method for manufacturing the same. Specifically, in order to manufacture EEPROM and flash memory using a polycrystalline silicon thin film with high density at a low price, The oxide breakdown voltage and the QBD (charge to breakdowm) characteristics are similar to those of a thermal oxide film formed on single crystal silicon as a gate oxide film.
이를 위해 본 발명에서는 게이트 산화막을 ICP(Inductively Coupled Plasma), ECR (Electron Cyclotron Resonance) 및 Helicon 등의 전극을 사용하는 고밀도 플라즈마 발생장치를 이용하여 산소 분위기 또는 NO 가스 및 N2O가스와 같은 질소원자를 포함한 가스 분위기에서 N2O 플라즈마 산화막으로 형성한다. 또한 플로팅 게이트와 컨트롤 게이트 사이의 절연체 역시 플라즈마 산화법에 의해 산화막을 형성함으로써 메모리 셀의 신뢰성을 향상을 꾀한 것이다.To this end, the present invention uses a high-density plasma generator using an electrode such as inductively coupled plasma (ICP), electro cyclotron resonance (ECR), and helicon to form a gate oxide film in an oxygen atmosphere or a nitrogen atom such as NO gas and N 2 O gas. It is formed of a N 2 O plasma oxide film in a gas atmosphere including. In addition, the insulator between the floating gate and the control gate is also intended to improve the reliability of the memory cell by forming an oxide film by plasma oxidation.
이로써, 다결정 실리콘 박막을 이용한 EEPROM 및 플래시 메모리를 싼 가격에 고밀도로 제조할 수 있다.Thereby, EEPROM and flash memory using a polycrystalline silicon thin film can be manufactured in high density at low cost.
Description
본 발명은 다결정 실리콘 박막을 이용한 EEPROM 및 플래시 메모리와 그 제조방법에 관한 것이다.The present invention relates to an EEPROM and flash memory using a polycrystalline silicon thin film and a method of manufacturing the same.
고밀도의 EEPROM 및 플래시 메모리는 메모리 셀의 게이트 산화막 (또는 터널 산화막: tunnel oxide)을 통해 실리콘 기판으로부터 플로팅 게이트(floating gate)로 전자를 주입(injection)하고 방출(ejection)하는 동작에 의한 문턱전압(threshold voltage) 차이를 이용한 비휘발성 기억 소자로서, 디지털 카메라 및 개인용 컴퓨터(personal computer)의 대용량 기억장치(mass storage device) 등으로 적용되고 있다. 이러한 제품에 적용되기 위하여는 무엇보다 소자의 가격이 중요하며, 소자를 가격경쟁력이 있도록 저렴하게 제작하려면 메모리 셀의 크기를 줄여야 한다.High-density EEPROM and flash memory have a threshold voltage due to an operation of injecting and ejecting electrons from a silicon substrate to a floating gate through a gate oxide (or tunnel oxide) of a memory cell. As a nonvolatile memory device using a threshold voltage difference, it has been applied to mass storage devices of digital cameras and personal computers. In order to be applied to such a product, the price of the device is important, and in order to make the device inexpensive and competitively priced, the size of the memory cell must be reduced.
단결정 실리콘 위에 셀 배열(cell array) 및 주변 동작 회로를 제작하는 현재의 기술로 1G 비트 이상의 플래시 메모리를 제작하려면, 193nm 파장의 ArF 광원을 이용한 리소그래피(lithography) 기술 및 절연공간(isolation space)이 0.25㎛ 이하인 STI(Shallow Trench Isolation) 공정의 개발이 선행되어야 한다. 그러나 이러한 기술의 적용은 플래시 메모리의 가격 상승을 초래하게 된다.Current techniques for fabricating cell arrays and peripheral operating circuits on single-crystal silicon require lithography and isolation space of 193 nm wavelength ArF light sources to produce flash memories larger than 1G. Development of a Shallow Trench Isolation (STI) process of less than or equal to μm should be preceded. However, the application of these technologies will lead to an increase in the price of flash memory.
때문에 가격 상승없이 고밀도의 EEPROM 및 플래시 메모리를 제작하기 위한 방법으로, 메사(mesa)구조로 절연공간이 작고 공정이 용이하며, 접합 커패시턴스(junction capacitance)가 기존의 셀의 10% 정도로 동작 속도를 향상시킬 수 있는 장점을 가진 다결정 박막 트랜지스터(poly-Si TFT)를 이용해 셀 배열을 만드는 방법이 제안되었다.As a method for manufacturing high density EEPROM and flash memory without increasing the price, the mesa structure has a small insulation space and is easy to process, and the junction capacitance improves the operation speed by about 10% of the existing cell. A method of making a cell array using a poly-crystalline thin film transistor (poly-Si TFT) has been proposed.
그러나, 도 1에 나타낸 바와 같이 종래의 방법에 의한 다결정 실리콘 박막 트랜지스터를 이용한 EEPROM 및 플래시 메모리에서 열산화막 또는 HTO(High Temperature Oxide)를 게이트 산화막으로 사용한 경우, 게이트 산화막(polyoxide)의 누설전류특성이 단결정 실리콘 위에 형성된 열산화막에 비해 아주 열악하며, 절연파괴전압이 낮은 문제점이 있다(도 2 참조).However, as shown in FIG. 1, when a thermal oxide film or HTO (High Temperature Oxide) is used as a gate oxide film in an EEPROM and a flash memory using a polycrystalline silicon thin film transistor according to the conventional method, the leakage current characteristics of the gate oxide film (polyoxide) Compared to the thermal oxide film formed on the single crystal silicon is very poor, there is a problem that the dielectric breakdown voltage is low (see Fig. 2).
또한 다결정 실리콘 위에 신뢰성이 우수한 산화막을 형성하기 위한 방법으로는 플라즈마 장치를 사용하여 O2분위기에서 산화막을 형성시키는 방법이 있으나, 이것은 높은 성장률을 가지고 있어 얇은 산화막을 구현하기 어려운 문제점이 있다.In addition, a method of forming an oxide film having high reliability on polycrystalline silicon is a method of forming an oxide film in an O 2 atmosphere using a plasma apparatus, but this has a high growth rate and it is difficult to implement a thin oxide film.
따라서, 다결정 박막 트랜지스터를 이용해 고밀도의 EEPROM 및 플래시 메모리를 제조하기 위해서는 다결정 실리콘 위에 성장되는 얇은 산화막이 낮은 산화율, 높은 절연파괴전압 및 높은 QBD(charge to breakdown) 특성을 갖을 것이 요구된다.Accordingly, in order to manufacture high density EEPROM and flash memory using polycrystalline thin film transistors, thin oxides grown on polycrystalline silicon require low oxidation rate, high dielectric breakdown voltage, and high charge to breakdown (QBD) characteristics.
본 발명은 상기와 같은 요구에 의해 제안된 것으로서, 다결정 실리콘 위에 형성된 산화막의 누설전류, 절연파괴전압 및 QBD 특성이 단결정 실리콘 위에 형성된 열산화막과 유사한 산화막 형성 방법을 제시함으로써 다결정 박막 트랜지스터를 이용한 고밀도의 EEPROM 및 플래시 메모리와 그 제조방법을 제공하는 데 그 목적이 있다.The present invention has been proposed by the above-mentioned demands. The present invention provides a method of forming an oxide film similar to a thermal oxide film formed on monocrystalline silicon in which leakage current, dielectric breakdown voltage, and QBD characteristics of the oxide film formed on polycrystalline silicon are high density. An object of the present invention is to provide an EEPROM and flash memory and a method of manufacturing the same.
도 1은 종래의 방법에 의한 열산화막 또는 HTO(High Temperature Oxide)를 게이트 산화막으로 사용한 다결정 실리콘 박막 트랜지스터를 이용한 EERPOM 및 플래시 메모리 셀의 비트라인 방향 단면도1 is a cross-sectional view of a bit line direction of an EERPOM and a flash memory cell using a polycrystalline silicon thin film transistor using a thermal oxide film or a high temperature oxide (HTO) as a gate oxide film according to a conventional method.
도 2는 종래의 방법에 의한 단결정 실리콘 기판과 도핑된 다결정 실리콘 플로팅 게이트 위에 열산화된 산화막과 HTO의 전류밀도-전계 특성도2 is a current density-field characteristic diagram of a thermally oxidized oxide film and HTO on a single crystal silicon substrate and a doped polycrystalline silicon floating gate according to a conventional method.
도 3은 도핑된 다결정 실리콘 플로팅 게이트 위에 본 발명에 의한 ECR N2O 플라즈마로 형성된 산화막의 전류밀도-전계 특성도3 is a current density-field characteristic diagram of an oxide film formed of an ECR N 2 O plasma according to the present invention on a doped polycrystalline silicon floating gate.
도 4는 도핑된 다결정 실리콘 플로팅 게이트위에 본 발명에 의한 ECR N2O 플라즈마로 형성된 산화막의 QBD 특성도4 is a QBD characteristic diagram of an oxide film formed of an ECR N 2 O plasma according to the present invention on a doped polycrystalline silicon floating gate.
도 5a 내지 도 5d는 본 발명에 의한 ECR N2O 플라즈마 산화막을 게이트 산화막으로 사용한 EEPROM 및 플래시 메모리 셀 제조방법을 나타낸 단면도5A to 5D are cross-sectional views illustrating a method for manufacturing an EEPROM and a flash memory cell using the ECR N 2 O plasma oxide film according to the present invention as a gate oxide film.
도 6은 본 발명에 의한 ECR N2O 플라즈마 산화막을 게이트 산화막으로 사용한 EEPROM 및 플래시 메모리 셀의 플로팅 게이트로 전자가 주입되기 전후의 문턱전압 특성도6 is a threshold voltage characteristic diagram before and after electrons are injected into a floating gate of an EEPROM and a flash memory cell using the ECR N 2 O plasma oxide film as a gate oxide film according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
1 : 단결정 실리콘 기판 2 : 산화막1
3 : 다결정 실리콘 활성영역 4 : 소스/드레인 영역3: polycrystalline silicon active region 4: source / drain region
5 : 게이트 산화막 또는 터널 산화막 6 : 플로팅 게이트5 gate oxide film or
7 : 절연체 8 : 컨트롤 게이트7: insulator 8: control gate
다결정 박막 트랜지스터를 이용한 EEPROM 및 플래시 메모리 셀의 구조는 도 1에 나타나 있는 비트 라인 방향으로 절단한 단면도에서와 같이 실리콘 기판(1)과; 상기 실리콘 기판(1) 위에 형성되는 산화막(2)과; 상기 산화막(2) 위에 형성된 다결정 실리콘 활성영역(3) 및 다결정 실리콘 활성영역(3)의 양쪽에 형성된 소스/드레인(source/drain) 영역(4)과; 상기 다결정 실리콘 활성영역(3) 및 소스/드레인 영역(4) 위에 형성되는 게이트 산화막 또는 터널 산화막(gate oxide 또는 tunnel oxide : 5)과; 게이트 산화막 또는 터널 산화막(3) 위에 형성되는 다결정 실리콘의 플로팅 게이트(floating gate : 6), 절연체(interpoly dielectric : 7) 및 다결정 실리콘의 컨트롤 게이트(control gate : 8)로 이루어진다.The structure of an EEPROM and a flash memory cell using a polycrystalline thin film transistor includes a
상기와 같은 구조의 다결정 박막 트랜지스터를 이용한 EEPROM 및 플래시 메모리 셀을 싼 가격에 고밀도로 제조하기 위해 본 발명에서는 게이트 산화막(polyoxide : 5)은 누설전류, 절연파괴전압 및 QBD 특성이 단결정 실리콘 위에 형성된 열산화막과 유사한 산화막을 고밀도 플라즈마 장치를 이용하여 N2O 플라즈마 산화막으로 형성하며, 플로팅 게이트(6)와 컨트롤 게이트(8) 사이의 절연체(7)는 산화막/질화막/산화막의 3중 층 또는 단층(single layer)의 산화막으로 이루어진다.In the present invention, in order to manufacture EEPROM and flash memory cells using a polycrystalline thin film transistor having the above structure at low price and high density, in the present invention, the gate oxide film (polyoxide: 5) has a leakage current, dielectric breakdown voltage, and QBD characteristics formed on the single crystal silicon. An oxide film similar to the oxide film is formed into an N 2 O plasma oxide film using a high density plasma apparatus, and the
또한 상기 절연체(7)는 막질(膜質)이 열화(劣化)되면 누설전류가 발생하여 전자의 수가 감소하고, 이는 문턱전압(threshold voltage)의 변화를 가져와 소자가 오동작(오소거)을 하게 되는 원인이 되므로 메모리 셀의 성능을 향상시키기 위해서는 절연체(7)의 신뢰성을 향상시켜야 하는데, 이를 위해 본 발명에서는 절연체(7)가 산화막/질화막/산화막의 3중 층 구조로 형성되는 경우에는 첫 번째 산화막은 플라즈마 산화막, 마지막 산화막은 열산화막으로 형성하여 전체적으로 플라즈마 산화막/질화막/산화막의 3중 층을 형성하고, 단층의 산화막인 경우에는 플라즈마 산화막으로 형성한다.In addition, when the film quality deteriorates, the
이때, 상기 프라즈마 산화막은 N2O 프라즈마 산화막으로 형성하는 것이가장 바람직하다.In this case, the plasma oxide film is most preferably formed of an N 2 O plasma oxide film.
이하, 상기와 같은 구조의 EEPROM 및 플래시 메모리의 제조방법의 일 실시예를 게이트 산화막 및 절연체 제작을 중심으로 설명한다.Hereinafter, an embodiment of the manufacturing method of the EEPROM and the flash memory having the above structure will be described with reference to the fabrication of the gate oxide film and the insulator.
또한, N2O 프라즈마 산화막을 사용하는 경우를 예로들어 설명한다.In addition, a description for the case of using the N 2 O plasma oxide films as an example.
도 5a 내지 도 5d는 N2O 플라즈마 산화막을 게이트 산화막으로 사용한 EEPROM 및 플래시 메모리 셀 제조방법을 나타낸 것으로서 이를 상세하게 설명하면 다음과 같다.5A to 5D illustrate an EEPROM and a flash memory cell manufacturing method using an N 2 O plasma oxide film as a gate oxide film, which will be described in detail as follows.
먼저 도 5a와 같이 실리콘 기판(1)상에 다결정 박막 트랜지스터를 이용한 고밀도의 EEPROM 및 플래시 메모리를 제조하기 위하여, 산화막(2)을 형성한 다음 활성영역으로 비정질 실리콘을 증착한 후 열처리하여 다결정 실리콘(3)을 형성하였다(공정 1).First, in order to manufacture a high-density EEPROM and a flash memory using a polycrystalline thin film transistor on the
이어서, 상기 결과물위에 도 5b와 같이 게이트 산화막(5)을 형성한 다음 플로팅 게이트(6)로 도핑된 다결정 실리콘을 형성한 후 산화막/질화막/산화막의 3중 층 또는 단층의 산화막 구조의 절연체(7)를 형성한 다음 컨트롤 게이트(8)로 도핑된 다결정 실리콘을 형성하였다(공정 2).Subsequently, a
상기 게이트 산화막(5)의 형성을 상세히 설명하면 ICP(Inductively Coupled Plasma), ECR (Electron Cyclotron Resonance) 및 Helicon 등의 전극을 사용하는 고밀도 플라즈마 발생장치를 이용하여 산소 분위기 또는 NO 가스 및 N2O가스와 같은 질소원자를 포함한 가스 분위기에서 N2O 플라즈마 산화막을 형성하였다.The formation of the
또한 상기 절연체(7)를 산화막/질화막/산화막의 3중 층 구조로 형성하는 경우에는 먼저 첫 번째 산화막을 상기 게이트 산화막(5)과 동일하게 ICP, ECR 및 Helicon 등의 전극을 사용하는 고밀도 플라즈마 발생장치를 이용하여 산소 분위기 또는 NO 가스 및 N2O가스와 같은 질소원자를 포함한 가스 분위기에서 N2O 플라즈마 산화막을 형성한 다음, 질화막을 LPCVD(Low Pressure CVD)를 사용하여 SiH4/NH3분위기에서 형성하고, 마지막 층의 산화막을 산소 분위기 또는 NO 가스 분위기 및 N2O 가스 분위기에서 열산화에 의해 형성함으로써 N20 플라즈마 산화막/질화막/산화막의 3중 층 인터폴리 절연체를 형성하였다.In the case where the
또한 상기 절연체(7)를 단층의 산화막으로 하는 경우에도 게이트 산화막(5)과 동일하게 플라즈마 산화법에 의해 ICP, ECR 및 Helicon 등의 고밀도 플라즈마 발생장치를 이용하여 산소 분위기 또는 NO 가스 및 N2O가스와 같은 질소원자를 포함한 가스 분위기에서 단층의 N2O 플라즈마 산화막으로 형성하였다.Also, in the case where the
계속하여 사진 및 식각 방법을 이용하여 컨트롤 게이트(8), 다결정 실리콘간 절연체(7) 및 플로팅 게이트(6)를 순차적으로 식각하여 게이트를 형성하였다(공정 3).Subsequently, the
이어서, 이온주입 방법을 사용하여 소스/드레인(4)을 형성하여 도 5d와 같은 구조의 메모리 셀을 제조하였다(공정 4).Subsequently, the source /
도 6은 본 발명에 의한 ECR N2O 플라즈마 산화막을 게이트 산화막(5)으로 사용한 EEPROM 및 플래시 메모리 셀의 플로팅 게이트(6)로 전자가 주입되기 전후의 문턱전압 변화를 보여주는 것으로, 문턱전압 차이가 4V 정도로 단결정 실리콘위에 형성된 EEPROM 및 플래시 메모리의 특성과 유사함을 알 수 있다.FIG. 6 shows changes in threshold voltage before and after electrons are injected into the
따라서, 다결정 실리콘의 활성영역(4)위에 형성된 N2O 플라즈마 산화막을 게이트 산화막(5)으로 사용하여 EEPROM 및 플래시 메모리 셀을 제조할 수 있다.Therefore, an EEPROM and a flash memory cell can be manufactured using the N 2 O plasma oxide film formed on the
상술한 바와 같이 본 발명은 다결정 실리콘 위에 형성된 산화막의 누설전류, 절연파괴전압 및 QBD 특성이 단결정 실리콘 위에 형성된 열산화막과 유사한 플라즈마 산화법에 의해 형성시킨 산화막을 게이트 산화막으로 하여, 싼 가격에 다결정 박막 트랜지스터를 이용한 EEPROM 및 플래시 메모리를 고밀도로 제조할 수 있다.As described above, the present invention provides a polycrystalline thin film transistor at low cost by using a gate oxide film as an oxide film formed by a plasma oxidation method similar to a thermal oxide film formed on a single crystal silicon with leakage current, dielectric breakdown voltage, and QBD characteristics of the oxide film formed on polycrystalline silicon. EEPROM and flash memory can be manufactured with high density.
또한 플로팅 게이트와 컨트롤 게이트 사이의 절연체 역시 플라즈마 산화법에 의해 산화막을 형성함으로써 메모리 셀의 신뢰성을 향상시킬 수 있다.In addition, the insulator between the floating gate and the control gate may also improve the reliability of the memory cell by forming an oxide film by plasma oxidation.
본 발명은 특허청구 범위에 기재되어 있는 바와 같이 다결정 박막 트랜지스터를 이용한 EEPROM 및 플래시 메모리와 그 제조방법의 일 실시예에 관해서만 설명하였으나, 이에 한정하지 아니하며 당업자라면 여러 가지로 그 응용과 변형이 가능할 것이다.As described in the claims, the present invention has been described with reference to only one embodiment of an EEPROM and flash memory using a polycrystalline thin film transistor and a method of manufacturing the same, but the present invention is not limited thereto. will be.
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| KR1019970009097A KR100216978B1 (en) | 1997-03-18 | 1997-03-18 | Eeprom and flash memory using a polysilicon thin film and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980073676A KR19980073676A (en) | 1998-11-05 |
| KR100216978B1 true KR100216978B1 (en) | 1999-09-01 |
Family
ID=19499981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970009097A KR100216978B1 (en) | 1997-03-18 | 1997-03-18 | Eeprom and flash memory using a polysilicon thin film and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100216978B1 (en) |
-
1997
- 1997-03-18 KR KR1019970009097A patent/KR100216978B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980073676A (en) | 1998-11-05 |
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