KR100216407B1 - Data output buffer circuit - Google Patents

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Abstract

본 발명은 데이터 출력 속도를 향상시키고 소비 전류를 줄일 수 있는 데이터 출력 버퍼회로에 관한 것으로, 회로 동작시에 예비 충전되는 전압의 방전 경로를 스위칭 제어하여 누설 전류가 발생하지 않도록 하고, 출력단위 스위칭 소자를 구동하기 위한 풀 업 전압이 종래의 2Vcc-VTN에서 2Vcc-VTN-1/2Vcc로 낮아져서 출력되는 데이터의 레벨 전환에 소요되는 시간이 감소하여 데이터 출력 속도를 향상시키는 효과가 있다.The present invention relates to a data output buffer circuit that can improve the data output speed and reduce the current consumption. The present invention relates to switching control of a discharge path of a precharged voltage during circuit operation so that no leakage current is generated, and an output unit switching device. The pull-up voltage for driving is lowered from the conventional 2V cc -VTN to 2V cc -VTN-1 / 2V cc to reduce the time required for level switching of the output data, thereby improving the data output speed.

Description

데이타 출력 버퍼 회로Data output buffer circuit

제1도는 종래의 데이터 출력 버퍼 회로를 나타낸 회로도.1 is a circuit diagram showing a conventional data output buffer circuit.

제2도는 종래의 데이터 출력 버퍼 회로의 동작을 나타낸 타이밍 차트.2 is a timing chart showing the operation of a conventional data output buffer circuit.

제3도는 본 발명의 데이터 출력 버퍼 회로를 나타낸 회로도.3 is a circuit diagram showing a data output buffer circuit of the present invention.

제4도는 본 발명의 데이터 출력 버퍼 회로의 동작을 나타낸 타이밍 차트.4 is a timing chart showing the operation of the data output buffer circuit of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

Q1∼Q38 : MOS 트랜지스터 110, 120, 300, 400 : 부스터 회로Q1-Q38: MOS transistors 110, 120, 300, 400: booster circuit

210, 230 : 제어 회로 220, 240 : 보조 부스터 회로210, 230: control circuit 220, 240: auxiliary booster circuit

250 : 스위칭 회로 D1∼D4 : 버퍼250: switching circuit D1 to D4: buffer

본 발명은 데이터 출력 버퍼 회로에 관한 것으로, 특히 데이터 출력 속도를 향상시키고 소비 전류를 줄일 수 있는 데이터 출력 버퍼 회로에 관한 것이다.The present invention relates to a data output buffer circuit, and more particularly to a data output buffer circuit that can improve the data output speed and reduce the current consumption.

일반적으로 데이타 출력 버퍼는 데이타를 출력할지를 결정하는 데이타 출력 인에이블 신호와 하이 레벨 또는 로우 레벨의 데이타 신호가 입력되면, 입력된 신호에 따라 출력단의 스위칭 소자가 온·오프 되어 소정의 데이타를 출력하도록 이루어진다.In general, the data output buffer has a data output enable signal for determining whether to output data and a high level or low level data signal, so that the switching elements of the output stage are turned on and off according to the input signal to output predetermined data. Is done.

이와 같은 데이타 출력 버퍼에서 출력단의 스위칭 소자의 게이트 전압을 상승시켜 출력단 스위칭 소자의 임계전압 손실을 방지하기 위하여 게이트 전압 부스터 회로를 사용하게 된다.In such a data output buffer, the gate voltage booster circuit is used to increase the gate voltage of the switching element of the output stage to prevent the threshold voltage loss of the output switching element.

이와 같은 부스터 회로의 동작은 출력단 스위칭 소자의 게이트 전압을 크게 상승시켜 출력단 스위칭 소자의 채널폭을 넓게 형성시킴으로써 게이트 단자와 소스 단자 사이의 전압 강하가 발생하지 않도록 하는 것이다.The operation of the booster circuit is to increase the gate voltage of the output stage switching element to widen the channel width of the output stage switching element so that the voltage drop between the gate terminal and the source terminal does not occur.

이와 같은 부스터 회로가 포함된 종래의 데이타 출력 버퍼회로를 제1도에 나타내었다.A conventional data output buffer circuit including such a booster circuit is shown in FIG.

제1도에 나타낸 바와 같이, NAND 게이트(150)에는 하이 레벨의 데이타 신호(DOT)와 데이터 출력 인에이블 신호(DOE)가 입력되도록 연결되고, NAND 게이트(160)에는 로우 레벨의 데이타 신호(DOB)와 데이타 출력 인에이블 신호(DOE)가 입력되도록 연결된다.As shown in FIG. 1, the high level data signal DOT and the data output enable signal DOE are input to the NAND gate 150, and the low level data signal DOB is connected to the NAND gate 160. ) And a data output enable signal (DOE) are connected.

NAND 게이트(150)의 출력 신호는 부스터 회로(110)에 입력되며, 부스터 회로(110)의 출력은 인버터(INV1)에 입력되고, 인버터(INV1)의 출력 신호는 데이타 출력단의 NMOS 트랜지스터(Q9)의 게이트 단자에 입력되도록 연결된다.The output signal of the NAND gate 150 is input to the booster circuit 110, the output of the booster circuit 110 is input to the inverter INV1, and the output signal of the inverter INV1 is the NMOS transistor Q9 of the data output terminal. It is connected to be input to the gate terminal of.

부스터 회로(110)는 PMOS 트랜지스터(Q1)와 NMOS 트랜지스터(Q2)가 직렬 연결되어, PMOS 트랜지스터(Q1)의 소스 단자는 전원 전압(Vcc) 단자에 연결되며, NMOS 트랜지스터(02)의 소스 단자는 접지 전압(VSS)단자에 연결되어 인버터를 형성한다.The booster circuit 110 has a PMOS transistor Q1 and an NMOS transistor Q2 connected in series, a source terminal of the PMOS transistor Q1 is connected to a power supply voltage V cc terminal, and a source terminal of the NMOS transistor 02. Is connected to the ground voltage (VSS) terminal to form an inverter.

NMOS 트랜지스터(Q3)의 드레인 단자는 전원 전압(Vcc) 단자에 연결되며, 게이트 단자는 NAND 게이트(150)의 출력 신호가 입력되도록 연결된다.The drain terminal of the NMOS transistor Q3 is connected to the power supply voltage Vcc terminal, and the gate terminal is connected to receive an output signal of the NAND gate 150.

PMOS 트랜지스터(Q1)와 NMOS 트랜지스터(Q2)의 드레인 단자가 연결되어 이루어진 노드(N2)와 NMOS 트랜지스터(Q3)의 소스 단자 사이에는 캐패시터(C1)가 연결된다.A capacitor C1 is connected between the node N2 formed by connecting the PMOS transistor Q1 and the drain terminal of the NMOS transistor Q2 and the source terminal of the NMOS transistor Q3.

인버터(INV1)의 PMOS 트랜지스터(Q7)의 소스 단자에는 NMOS 트랜지스터(Q3)의 소스 단자와 캐패시터(C1)가 연결되어 이루어진 노드(N3)의 신호가 입력되도록 연결되고, NMOS 트랜지스터(Q8)와 PMOS 트랜지스터(Q7)의 게이트 단자에는 NAND 게이트(150)의 출력 신호가 입력되도록연결된다.The source terminal of the PMOS transistor Q7 of the inverter INV1 is connected so that the signal of the node N3 formed by connecting the source terminal of the NMOS transistor Q3 and the capacitor C1 is input, and the NMOS transistor Q8 and the PMOS are input. The output terminal of the NAND gate 150 is input to the gate terminal of the transistor Q7.

또한 부스터 회로(120)는 PMOS 트랜지스터(Q4)와 NMOS 트랜지스터(Q5)가 직렬 연결되어, PMOS 트랜지스터(Q4)의 소스 단자는 전원 전압(Vcc) 단자에 연결되며, NMOS 트랜지스터(Q5)의 소스 단자는 접지 전압(VSS)단자에 연결되어 인버터를 형성한다.In addition, the booster circuit 120 has a PMOS transistor Q4 and an NMOS transistor Q5 connected in series, a source terminal of the PMOS transistor Q4 is connected to a power supply voltage Vcc terminal, and a source terminal of the NMOS transistor Q5. Is connected to the ground voltage (VSS) terminal to form an inverter.

NMOS 트랜지스터(Q6)의 드레인 단자는 전원 전압(Vcc) 단자에 연결되며, 게이트 단자는 NAND 게이트(160)의 출력 신호가 입력되도록 연결된다.The drain terminal of the NMOS transistor Q6 is connected to the power supply voltage Vcc terminal, and the gate terminal is connected to receive an output signal of the NAND gate 160.

PMOS 트랜지스터(Q4)와 NMOS 트랜지스터(Q5)의 드레인 단자가 연결되어 이루어진 노드(N6)와 NMOS 트랜지스터(Q6)의 소스 단자 사이에는 캐패시터(C2)가 연결된다.The capacitor C2 is connected between the node N6 formed by connecting the PMOS transistor Q4 and the drain terminal of the NMOS transistor Q5 and the source terminal of the NMOS transistor Q6.

인버터(INV2)의 PMOS 트랜지스터(Q10)의 소스 단자에는 NMOS 트랜지스터(Q6)의 소스 단자와 캐패시터(C2)가 연결되어 이루어진 노드(N7)의 신호가 입력되도록 연결되고, NMOS 트랜지스터(Q11)와 PMOS 트랜지스터(Q10)의 게이트 단자에는 NAND 게이트(160)의 출력 신호가 입력되도록 연결된다.The source terminal of the PMOS transistor Q10 of the inverter INV2 is connected so that the signal of the node N7 formed by connecting the source terminal of the NMOS transistor Q6 and the capacitor C2 is input, and the NMOS transistor Q11 and the PMOS are input. The output terminal of the NAND gate 160 is input to the gate terminal of the transistor Q10.

이와 같이 이루어진 종래의 데이타 출력 버퍼회로의 동작을 제2도를 참조하여 설명하면 다음과 같다.The operation of the conventional data output buffer circuit made as described above will be described with reference to FIG.

제2도는 종래의 데이타 출력 버퍼회로의 동작을 나타낸 타이밍 차트이다.2 is a timing chart showing the operation of the conventional data output buffer circuit.

데이타 출력 인에이블 단자(DOE)에 하이 레벨의 신호가 입력되어 데이타판독 모드로 동작하면, 데이타 입력 단자(DOT), (DOB)를 통하여 데이타가 입력되며, 이때 입력되는 데이타가 하이 레벨인 경우에는 데이타 입력 단자(DOT)에 로우 레벨의 신호가 입력되고 데이타 입력 단자(DOB)에는 하이 레벨의 신호가 입력된다.When a high level signal is input to the data output enable terminal DOE to operate in the data read mode, data is input through the data input terminals DOT and DOB. A low level signal is input to the data input terminal DOT and a high level signal is input to the data input terminal DOB.

데이타 출력 인에이블 단자(DOE)에 로우 레벨의 신호가 입력되고 데이타 입력 단자(DOT)에 로우 레벨의 신호가 입력되는 상태에서, 데이타 출력 인 에이블 단자(DOE)에 하이 레벨의 신호가 입력되면 데이타의 판독이 실시되고, 판독한 데이타가 하이 레벨인 경우에는 데이타 입력 단자(DOT)에 하이 레벨의 신호가 입력된다.When a low level signal is input to the data output enable terminal DOE and a low level signal is input to the data input terminal DOT, a high level signal is input to the data output enable terminal DOE. Is read out, and when the read data is at a high level, a high level signal is input to the data input terminal DOT.

데이타 입력 단자(DOT)에 로우 레벨의 신호가 입력되는 동안, NAND 게이트(150)의 출력 신호(DOHB)가 하이 레벨이므로 부스터 회로(110)의 NMOS 트랜지스터(Q3)가 턴 온되어 캐패시터(C1)에 전원 전압(Vcc)에서 NMOS 트랜지스터(Q1)의 게이트-소스간의 전압 강하(VTN)를 뺀 Vcc-VTN의 전압이 충전된다.While the low level signal is input to the data input terminal DOT, since the output signal DOHB of the NAND gate 150 is high level, the NMOS transistor Q3 of the booster circuit 110 is turned on and the capacitor C1 is turned on. the gate of the NMOS transistor (Q1) with a supply voltage (V cc) - of the voltage V cc -V TN minus the voltage drop (V TN) between a source is charged.

데이타 입력 단자(DOT)에 입력되는 데이타 신호가 하이 레벨로 전환되면 NAND 게이트(150)의 출력은 로우레로 되어 NMOS 트랜지스터(Q3)가 턴 오프되고 PMOS 트랜지스터(Q1)가 턴 온되는 노드(N3)에는 캐패시터(C1)의 충전 전압 Vcc-VTN과 PMOS 트랜지스터(Q1) 통하여 공급되는 전원 전압(Vcc)이 더해져서 노드(N3)의 전압 즉, 부스터 회로(110)의 출력 전압은 출력 전압은 2Vcc-VTN이 된다.When the data signal input to the data input terminal DOT is switched to the high level, the output of the NAND gate 150 becomes low, so that the node N3 on which the NMOS transistor Q3 is turned off and the PMOS transistor Q1 is turned on. ), The charging voltage V cc -V TN of the capacitor C1 and the power supply voltage Vcc supplied through the PMOS transistor Q1 are added, so that the voltage of the node N3, that is, the output voltage of the booster circuit 110 is equal to the output voltage. Becomes 2V cc -V TN .

또한 NAND 게이트(150)의 출력 신호(DOHB)가 로우 레벨이므로 인버터(INV1)의 PMOS 트랜지스터(Q7)를 턴 온시켜 노드(N3)에 나타나는 2Vcc-VTN의 전압이 출력단 스위칭 소자인 NMOS 트랜지스터(Q9)의 게이트 단자에 입력되고 NMOS 트랜지스터(Q9)가 턴 온되어 출력단(DQ)에는 하이 레벨의 데이타가 출력된다.In addition, since the output signal DOHB of the NAND gate 150 is at a low level, the PMOS transistor Q7 of the inverter INV1 is turned on so that the voltage of 2V cc -V TN appearing at the node N3 is an output terminal switching element. It is input to the gate terminal of Q9, the NMOS transistor Q9 is turned on, and high level data is output to the output terminal DQ.

또한 NMOS 트랜지스터(Q9)의 게이트 다나자에 입력되는 전압이 크게 증가하게 되어 NMOS 트랜지스터(Q9)에 형성되는 채널의 폭이 넓어져 NMOS 트랜지스터(Q9)의 게이트-소스간의 전압 강하(VTN)가 발생하지 않게 된다.In addition, the voltage input to the gate dynamo of the NMOS transistor Q9 is greatly increased, so that the width of the channel formed in the NMOS transistor Q9 is widened, so that the voltage drop V TN between the gate and the source of the NMOS transistor Q9 is increased. It does not occur.

데이타 출력 인에이블 단자(DOE)에 로우 레벨의 신호가 입력되고, 데이타 입력 단자(DOT)에 로우 레벨의 신호가 입력되는 상태에서 데이타 출력 인에이블 단자(DOE)에 하이 레벨의 신호가 입력되면 데이타의 판독이 실시되고, 판독한 데이타가 로우 레벨인 경우에는 데이타 입력 단자(DOB)에 하이 레벨의 신호가 입력된다.When a low level signal is input to the data output enable terminal DOE and a low level signal is input to the data input terminal DOT, a high level signal is input to the data output enable terminal DOE. Is read out and a high level signal is input to the data input terminal DOB when the read data is at a low level.

데이타 입력 단자(DOB)에 로우 레벨의 신호가 입력되는 동안, NAND 게이트(160)의 출력 신호(DOLB)가 하이 레벨이므로 부스터 회로(120)의 NMOS 트랜지스터(Q6)가 턴 온되어 캐패시터(C2)에 전원 전압(Vcc)에서 NMOS 트랜지스터(Q6)의 게이트-소스간의 전압 강하(VTN)를 뺀 Vcc-VTN의 전압이 충전된다.While the low level signal is input to the data input terminal DOB, since the output signal DOLB of the NAND gate 160 is high level, the NMOS transistor Q6 of the booster circuit 120 is turned on and the capacitor C2 is turned on. the gate of the NMOS transistor (Q6) with a supply voltage (V cc) - of the voltage V cc -V TN minus the voltage drop (V TN) between a source is charged.

데이타 입력 단자(DOB)에 입력되는 데이타 신호가 하이 레벨로 전환되면 NAND 게이트(160)의 출력은 로우 레벨로 되어 NMOS 트랜지스터(Q6)가 턴 오프되고 PMOS 트랜지스터(Q4)가 턴 온되어 노드(N7)에는 캐패시터(C2)의 충전 전압 Vcc-VTN과 PMOS 트랜지스터(Q4)를 통하여 공급되는 전원 전압(Vcc)이 더해져서 노드(N7)의 전압 즉, 부스터 회로(120)의 출력 전압은 2Vcc-VTN이 된다.When the data signal input to the data input terminal DOB is switched to the high level, the output of the NAND gate 160 is turned to the low level so that the NMOS transistor Q6 is turned off and the PMOS transistor Q4 is turned on to the node N7. ) Is added to the charging voltage V cc -V TN of the capacitor C2 and the power supply voltage V cc supplied through the PMOS transistor Q4 so that the voltage of the node N7, that is, the output voltage of the booster circuit 120 is 2V cc -V TN .

또한 NAND 게이트(160)의 출력 신호(DOLB)가 로우 레벨이므로 인버터(INV2)의 PMOS 트랜지스터(Q10)를 턴 온시켜 노드(N7)에 나타나는 2Vcc-VTN의 전압이 출력단 스위칭 소자인 NMOS 트랜지스터(Q12)의 게이트 단자에 입력되고 NMOS 트랜지스터(Q12)가 턴 온되어 출력단(DQ)에는 로우 레벨의 데이타가 출력된다.In addition, since the output signal DOLB of the NAND gate 160 is at a low level, the voltage of 2V cc -V TN appearing at the node N7 by turning on the PMOS transistor Q10 of the inverter INV2 is an NMOS transistor that is an output switching element. The NMOS transistor Q12 is turned on and input to the gate terminal of Q12, and low level data is output to the output terminal DQ.

또한 NMOS 트랜지스터(Q12)의 게이트 단자에 입력되는 전압이 크게 증가하게 되어 NMOS 트랜지스터(Q12)에 형성되는 채널의 폭이 넓어져 NMOS 트랜지스터(Q12)의 게이트-소스간의 전압 강하(VTN)가 발생하지 않게 된다.In addition, the voltage input to the gate terminal of the NMOS transistor Q12 is greatly increased, so that the width of the channel formed in the NMOS transistor Q12 is widened, resulting in a voltage drop (V TN ) between the gate and the source of the NMOS transistor Q12. You will not.

이와 같은 종래의 데이타 출력 버퍼회로의 동작에서, 부스터 회로(110)의 NMOS 트랜지스터(Q3)가 턴 온되어 캐패시터(C1)에 충전이 이루어지게 되면 NMOS 트랜지스터(Q3)를 턴 온시킨 NAND 게이트(150)의 하이 레벨 신호는 NMOS 트랜지스터(Q2)를 턴 온시킨 NAND 게이트(150)의 하이 레벨 신호는 NMOS 트랜지스터(Q2)를 턴 온시켜 캐패시터(C1)에 충전된 전압의 방전이 이루어져 누설 전류가 발생하게 된다.In the operation of the conventional data output buffer circuit, when the NMOS transistor Q3 of the booster circuit 110 is turned on to charge the capacitor C1, the NAND gate 150 which turns on the NMOS transistor Q3 is turned on. High level signal of NAND transistor 150 turns on the NMOS transistor Q2 to turn on the NMOS transistor Q2 to discharge the voltage charged in the capacitor C1 to generate a leakage current. Done.

이와 같은 누설 전류의 발생은 로우 레벨의 데이타를 출력하기 위한 부스터 회로(120)의 경우에도 같다.The same leakage current is generated even in the case of the booster circuit 120 for outputting low-level data.

또한 부스터 회로의 동작에 따라 출력단 NMOS 트랜지스터(Q9), (Q12)의 게이트 단자에 전달되는 전압이 입력 데이타의 레벨에 따라 2Vcc-VTN과 OV사이를 스윙하게 되어 출력 신호의 레벨 전환에 많은 시간이 소요되어 데이타 출력 속도가 느려지는 문제가 있다.In addition, according to the operation of the booster circuit, the voltage transmitted to the gate terminals of the output terminal NMOS transistors Q9 and Q12 swings between 2V cc -V TN and OV according to the level of the input data. It takes time and slows down the data output.

따라서 본 발명은 부스터 회로에 보조 부스터 회로와 보조 부스터 회로를 제어하기 위한 제어 회로를 구비하여 부스터 회로의 누설 전류 발생을 방지하고, 데이타 레벨 전환 시에 소요되는 시간을 감소시켜 데이타 출력 속도를 향상시키도록 하는 목적이 있다.Accordingly, the present invention includes a booster circuit and a control circuit for controlling the auxiliary booster circuit and the auxiliary booster circuit to prevent leakage current of the booster circuit and reduce the time required for data level switching to improve the data output speed. The purpose is to.

이와 같은 목적의 본 발명은 데이타 출력 버퍼 회로의 부스터 회로는, 반전된 데이타 신호를 입력으로 받아 입력된 신호에 따라 스위칭 동작이 이루어져 상기 부스터 회로의 예비 충전 전류의 누설 경로를 차단하는 제어회로와, 상기 제어 회로의 스위칭 동작에 따라 전원이 공급되어 충전이 이루어지고, 충전된 전압을 상기 부스터 회로에 전달하여 상기 출력단의 전압 레벨을 조절하는 보조 부스터 회로와, 반전된 데이타 신호가 입려되면 입력된 신호의 레벨에 따라 스위칭 동작하여 상기 보조 부스터 회로에 충전되어 있는 전압이 상기 부스터 회로의 출력단에 전달되도록 제어하는 스위칭 회로를 포함하여 이루어진다.According to the present invention, a booster circuit of a data output buffer circuit includes a control circuit which receives an inverted data signal as an input and performs a switching operation according to an input signal to block a leakage path of a precharge current of the booster circuit; Power is supplied and charged according to the switching operation of the control circuit, and an auxiliary booster circuit for controlling the voltage level of the output terminal by transferring a charged voltage to the booster circuit, and an input signal when an inverted data signal is inputted. And a switching circuit controlling the voltage so that the voltage charged in the auxiliary booster circuit is transmitted to the output terminal of the booster circuit.

이와 같은 본 발명의 일실시예를 제3도와 제4도를 참조하여 설명하면 다음과 같다.An embodiment of the present invention will be described with reference to FIGS. 3 and 4 as follows.

제3도는 본 발명의 데이타 출력 버퍼회로를 나타낸 회로도 이다.3 is a circuit diagram showing a data output buffer circuit of the present invention.

제3도에 나타낸 바와 같이, NAND 게이트(260)에는 데이타 입력 단자(DOT)와 데이타 출력 인에이블 단자(DOE)가 연결되고, NAND 게이트(270)에는 데이타 입력 단자(DOB)와 데이타 출력 인에이블 단자(DOE)가 연결된다.As shown in FIG. 3, a data input terminal DOT and a data output enable terminal DOE are connected to the NAND gate 260, and a data input terminal DOB and a data output enable are connected to the NAND gate 270. The terminal DOE is connected.

NAND 게이트(260)의 출력 신호(DOHB')는 부스터 회로(400)와 인버터(INV23) 및 스위칭 회로(250)에 각각 입력되도록 연결된다.The output signal DOHB 'of the NAND gate 260 is connected to be input to the booster circuit 400, the inverter INV23, and the switching circuit 250, respectively.

또한 NAND 게이트(270)의 출력 신호(DOHB')는 부스터 회로(400)와 인버터(INV24) 및 스위칭 회로(250)에 각각 입력되도록 연결된다.In addition, the output signal DOHB 'of the NAND gate 270 is connected to be input to the booster circuit 400, the inverter INV24, and the switching circuit 250, respectively.

부스터 회로(300)는 버퍼(D1)에 출력 신호(DOHB')가 입력되도록 연결되고, 버퍼(D1)의 출력 신호가 PMOS 트랜지스터(Q21)의 게이트 단자에 입력되도록 연결된다.The booster circuit 300 is connected so that the output signal DOHB 'is input to the buffer D1, and the output signal of the buffer D1 is connected to the gate terminal of the PMOS transistor Q21.

또한 NMOS 트랜지스터(Q23)의 게이트 단자에는 출력 신호(DOHB')가 입력되도록 연결되고, 드레인 단자는 전원 전압(Vcc) 단자에 연결된다.In addition, an output signal DOHB 'is connected to a gate terminal of the NMOS transistor Q23, and a drain terminal is connected to a power supply voltage V cc terminal.

PMOS 트랜지스터(Q21)의 드레인 단자와 NMOS 트랜지스터(Q23)의 소스 단자 사이에는 캐패시터(C11)가 연결되어 각각 노드(N11)와 노드(N12)를 형성하며 노드(N11)는 제어 회로(210)에 연결된다.A capacitor C11 is connected between the drain terminal of the PMOS transistor Q21 and the source terminal of the NMOS transistor Q23 to form a node N11 and a node N12, respectively, and the node N11 is connected to the control circuit 210. Connected.

또한 제어 회로(210)는 PMOS 트랜지스터(Q21)의 드레인 단자가 트랜스미션 게이트(G1)의 입력단에 연결되고, 출력단은 NMOS 트랜지스터(Q22)의 드레인 단자에 연결되며, 트랜스미션 게이트(G1)를 구성하는 NMOS 트랜지스터와 게이트 단자에는 NAND 게이트(260)의 출력 신호(DOHB')가 입력되도록 연결되고, 트랜스미션 게이트(G1)를 구성하는 PMOS 트랜지스터의 게이트 단자에는 NAND 게이트(260)의 출력 신호(DOHB')가 인버터(INV21)를 통하여 반전되어 입력되도록 연결된다.In addition, in the control circuit 210, the drain terminal of the PMOS transistor Q21 is connected to the input terminal of the transmission gate G1, the output terminal is connected to the drain terminal of the NMOS transistor Q22, and the NMOS configuring the transmission gate G1. The output signal DOHB 'of the NAND gate 260 is connected to the transistor and the gate terminal, and the output signal DOHB' of the NAND gate 260 is connected to the gate terminal of the PMOS transistor constituting the transmission gate G1. It is connected to be inverted and input through the inverter INV21.

또한 보조 부스터 회로(210)를 구성하는 트랜스미션 게이트(G1)의 출력 신호는 보조 부스터 회로(230)에 입력되도록 연결되고, 인버터(INV21)의 출력 신호는 NMOS 트랜지스터(Q22)의 게이트 단자와 보조 부스터 회로(220)에 입력되도록 연결된다.In addition, the output signal of the transmission gate G1 constituting the auxiliary booster circuit 210 is connected to be input to the auxiliary booster circuit 230, and the output signal of the inverter INV21 is connected to the gate terminal of the NMOS transistor Q22 and the auxiliary booster. It is connected to be input to the circuit 220.

또한 보조 부스터 회로(220)는 NMOS 트랜지스터(Q24)의 드레인 단자는 전원 전압(Vcc) 단자에 연결되고, 소스 단자에는 캐패시터(C13)가 연결되어 노드(N14)를 형성하며 캐패시터(C13)의 타단은 NMOS 트랜지스터(Q22)의 드레인 단자에 연결되어 노드(N13)를 형성하고, NMOS 트랜지스터(Q24)의 게이트 단자에는 캐패시터(C12)가 연결되고, 그 타단은 트랜스미션 게이트(G1)를 구성하는 PMOS 트랜지스터의 게이트 단자에 연결되고, NMOS 트랜지스터(Q24)의 드레인 단자와 단자 사이에는 NMOS 트랜지스터(Q25)의 게이트 단자와 소스 단자가 각각 연결되며 NMOS 트랜지스터(Q25)의 드레인 단자는 게이트 단자와 단락되어 있다.In the auxiliary booster circuit 220, the drain terminal of the NMOS transistor Q24 is connected to the power supply voltage V cc terminal, and the capacitor C13 is connected to the source terminal to form a node N14. The other end is connected to the drain terminal of the NMOS transistor Q22 to form a node N13, the capacitor C12 is connected to the gate terminal of the NMOS transistor Q24, and the other end thereof is a PMOS constituting the transmission gate G1. The gate terminal and the source terminal of the NMOS transistor Q25 are respectively connected between the drain terminal and the terminal of the NMOS transistor Q24, and the drain terminal of the NMOS transistor Q25 is shorted to the gate terminal. .

인버터(INV23)는 PMOS 트랜지스터(Q27)와 NMOS 트랜지스터(Q28)가 직렬로 연결되어 PMOS 트랜지스터(Q27)의 소스 단자는 NMOS 트랜지스터(Q23)의 소스 단자에 연결되고, NMOS 트랜지스터(Q28)의 소스 단자는 접지되며, NMOS 트랜지스터(Q28)와 PMOS 트랜지스터(Q27)의 드레인 단자가 연결되어 형성된 노드(N21)는 출력단의 NMOS 트랜지스터(Q30)의 게이트 단자에 연결된다.The inverter INV23 has a PMOS transistor Q27 and an NMOS transistor Q28 connected in series so that the source terminal of the PMOS transistor Q27 is connected to the source terminal of the NMOS transistor Q23 and the source terminal of the NMOS transistor Q28 Is grounded, and the node N21 formed by connecting the NMOS transistor Q28 and the drain terminal of the PMOS transistor Q27 is connected to the gate terminal of the NMOS transistor Q30 at the output terminal.

부스터 회로(400)는 버퍼(D4)에 출력 신호(DOLB')가 입력 되도록 연결되고, 버퍼(D4)의 출력 신호가 PMOS 트랜지스터(Q32)의 게이트 단자에 입력되도록 연결된다.The booster circuit 400 is connected so that the output signal DOLB 'is input to the buffer D4 and the output signal of the buffer D4 is input to the gate terminal of the PMOS transistor Q32.

또한 NMOS 트랜지스터(Q34)의 게이트 단자에는 출력 신호(DOLB')가 입력 되도록 연결되고, 드레인 단자는 전원 전압(Vcc) 단자에 연결된다.In addition, an output signal DOLB 'is connected to a gate terminal of the NMOS transistor Q34, and a drain terminal is connected to a power supply voltage V cc terminal.

PMOS 트랜지스터(Q32)의 드레인 단자와 NMOS 트랜지스터(Q34)의 소스 단자 사이에는 캐패시터(C14)가 연결되어 각각 노드(N18)와 노드(N20)를 형성하며 노드(N18)는 제어 회로(230)에 연결된다.A capacitor C14 is connected between the drain terminal of the PMOS transistor Q32 and the source terminal of the NMOS transistor Q34 to form a node N18 and a node N20, respectively, and the node N18 is connected to the control circuit 230. Connected.

또한 제어 회로(230)는 PMOS 트랜지스터(Q21)의 드레인 단자가 트랜스미션 게이트(G2)의 입력단에 연결되고, 출력단은 NMOS 트랜지스터(Q33)의 드레인 단자에 연결되며, 트랜스미션 게이트(G2)를 구성하는 NMOS 트랜지스터의 게이트 단자에는 NAND 게이트(270)의 출력 신호(DOLB')가 입력되도록 연결되고, 트랜스미션 게이트(G2)를 구성하는 PMOS 트랜지스터의 게이트 단자에는 NAND 게이트(270)의 출력 신호(DOLB')가 인버터(INV22)를 통하여 반전되어 입력되도록 연결된다.In addition, the control circuit 230 has a NMOS terminal having a drain terminal of the PMOS transistor Q21 connected to an input terminal of the transmission gate G2, an output terminal connected to a drain terminal of the NMOS transistor Q33, and constituting a transmission gate G2. The output signal DOLB 'of the NAND gate 270 is input to the gate terminal of the transistor, and the output signal DOLB' of the NAND gate 270 is connected to the gate terminal of the PMOS transistor constituting the transmission gate G2. The inverter INV22 is connected to be inverted and input.

또한 보조 부스터 회로(230)를 구성하는 트랜스미션 게이트(G2)의 출력 신호는 보조 부스터 회로(240)에 입력되도록 연결되고, 인버터(INV22)의 출력 신호는 NMOS 트랜지스터(Q33)의 게이트 단자와 보조 부스터 회로(240)에 입력되도록 연결된다.In addition, an output signal of the transmission gate G2 constituting the auxiliary booster circuit 230 is connected to be input to the auxiliary booster circuit 240, and an output signal of the inverter INV22 is connected to the gate terminal of the NMOS transistor Q33 and the auxiliary booster. It is connected to be input to the circuit 240.

또한 보조 부스터 회로(240)는 NMOS 트랜지스터(Q35)의 드레인 단자는 전원 전압(Vcc) 단자에 연결되고, 소스 단자에는 캐패시터(C16)가 연결되어 노드(N17)를 형성하며 캐패시터(C16)의 타단은 NMOS 트랜지스터(Q33)의 드레인 단자에 연결되어 노드(N19)를 형성하고, NMOS 트랜지스터(Q35)의 게이트 단자에는 캐패시터(C15)가 연결되고, 그 타단은 트랜스미션 게이트(G2)를 구성하는 PMOS 트랜지스터의 게이트 단자에 연결되고, NMOS 트랜지스터(Q35)의 드레인 단자와 게이트 단자 사이에는 NMOS 트랜지스터(Q36)의 게이트 단자와 소스 단자가 각각 연결되며 NMOS 트랜지스터(Q36)의 드레인 단자는 게이트 단자와 단락되어 있다.In addition, the auxiliary booster circuit 240, the drain terminal of the NMOS transistor (Q35) is connected to the power supply voltage (V cc ) terminal, the capacitor C16 is connected to the source terminal to form a node (N17) and the capacitor (C16) The other end is connected to the drain terminal of the NMOS transistor Q33 to form a node N19, the capacitor C15 is connected to the gate terminal of the NMOS transistor Q35, and the other end thereof is a PMOS constituting the transmission gate G2. The gate terminal and the source terminal of the NMOS transistor Q36 are connected between the drain terminal and the gate terminal of the NMOS transistor Q35, respectively, and the drain terminal of the NMOS transistor Q36 is shorted with the gate terminal. have.

인버터(INV24)는 PMOS 트랜지스터(Q37)와 NMOS 트랜지스터(Q38)가 직렬로 연결되어 PMOS 트랜지스터(Q37)의 소스 단자는 NMOS 트랜지스터(Q34)의 소스 단자에 연결되고, NMOS 트랜지스터(Q38)의 소스 단자는 접지되며, NMOS 트랜지스터(Q38)와 PMOS 트랜지스터(Q37)의 드레인 단자가 연결되어 형성된 노드(N22)는 출력단의 NMOS 트랜지스터(Q31)의 게이트 단자에 연결된다.Inverter INV24 has a PMOS transistor Q37 and an NMOS transistor Q38 connected in series, and a source terminal of the PMOS transistor Q37 is connected to a source terminal of the NMOS transistor Q34, and a source terminal of the NMOS transistor Q38. Is grounded, and the node N22 formed by connecting the NMOS transistor Q38 and the drain terminal of the PMOS transistor Q37 is connected to the gate terminal of the NMOS transistor Q31 of the output terminal.

스위칭 회로(280)는 버퍼(D2)의 입력단에는 NAND 게이트(260)의 출력 신호(DOHB')가 입력되도록 연결되고, 출력단은 PMOS 트랜지스터(Q26)의 게이트 단자에 연결되며, PMOS 트랜지스터(Q26)의 소스 단자는 부스터 회로(300)의 노드(N11)에 연결된다.The switching circuit 280 is connected to the input terminal of the buffer D2 so that the output signal DOHB ′ of the NAND gate 260 is input, the output terminal is connected to the gate terminal of the PMOS transistor Q26, and the PMOS transistor Q26. The source terminal of is connected to the node N11 of the booster circuit 300.

또한 버퍼(D3)의 입력단에는 NAND 게이트(270)의 출력 신호(DOLB')가 입력되도록 연결되고, 출력단은 PMOS 트랜지스터(Q29)의 게이트 단자에 연결되며, PMOS 트랜지스터(Q29)의 소스 단자는 부스터 회로(400)의 노드(N18)에 연결된다.In addition, an output signal DOLB 'of the NAND gate 270 is connected to an input terminal of the buffer D3, an output terminal is connected to a gate terminal of the PMOS transistor Q29, and a source terminal of the PMOS transistor Q29 is booster. Is connected to node N18 of circuit 400.

이와 같이 이루어진 본 발명의 데이타 출력 버퍼회로의 동작을 제4도를 참조하여 설명하면 다음과 같다.The operation of the data output buffer circuit of the present invention made as described above will be described with reference to FIG.

제4도는 본 발명의 데이타 출력 버퍼회로의 동작을 나타낸 타이밍 차트이다.4 is a timing chart showing the operation of the data output buffer circuit of the present invention.

하이 레벨의 데이타를 출력하기 위하여 데이타 입력 단자(DOT)와 데이타 출력 인에이블 단자(DOE)에 하이 레벨의 신호가 입력되면, NAND 게이트(260)의 출력단에는 로우 레벨의 신호가 출력된다.When a high level signal is input to the data input terminal DOT and the data output enable terminal DOE to output high level data, a low level signal is output to the output terminal of the NAND gate 260.

NAND 게이트(260)에서 출력된 로우 레벨의 신호가 버퍼(D2)에 입력되면, 버퍼(D2)는 입력되는 신호가 하이 레벨에서 로우 레벨로 전환된 후 일정 시간이 경과할 때까지 로우 레벨의 신호를 출력하고 다시 하이 레벨의 신호를 출력하도록 동작하여 일정 시간 동안 PNOS 트랜지스터(Q26)를 턴 온 시킨다.When a low level signal output from the NAND gate 260 is input to the buffer D2, the buffer D2 is a low level signal until a predetermined time elapses after the input signal is switched from the high level to the low level. The PNOS transistor Q26 is turned on for a predetermined time by outputting the signal and outputting a high level signal again.

또한 NAND 게이트(260)에서 출려되는 로우 레벨위 출력 신호(DOHB')는 버퍼(D1)에 입력되나, 버퍼(D1)는 입력 신호가 하이 레벨에서 로우 레벨로 전환되면 일정 시간이 경과한 후에 로우 레벨의 신호를 출력하도록 동작하여, 일정 시간이 경과한 후에 로우 레벨의 신호를 출력하도고 동작하여, 일정 시간이 경과할 때까지 PMOS 트랜지스터(Q21)를 턴 오프시킨다.In addition, the low level output signal DOHB 'output from the NAND gate 260 is input to the buffer D1, but the buffer D1 is low after a predetermined time has elapsed when the input signal is switched from the high level to the low level. It operates to output a level signal, and outputs a low level signal after a predetermined time elapses, thereby turning off the PMOS transistor Q21 until a predetermined time elapses.

데이타 입력 단자(DOT)에 하이 레벨의 신호가 입력되면 데이타 입력 단자(DOB)에는 로우 레벨의 신호가 입력된다.When a high level signal is input to the data input terminal DOT, a low level signal is input to the data input terminal DOB.

따라서 NAND 게이트(270)의 출력 신호(DOLB')는 하이 레벨로 되어 트랜스미션 게이트(G2)를 턴 온시켜 캐패시터(C16)에 전원 전압(Vcc)을 인가하므로써 접지 전압(VSS)으로 충전되어 있던 캐패시터(C16)의 전압과의 안정화가 이루어져 노드(N19)의 전압은 전원 전압(Vcc)의 1/2로 상승하게 된다.Thus, that has been filled with the output signal (DOLB ') is turning on a high level, which turns on the transmission gate (G2) a capacitor (C16) is By grounding voltage (VSS) to the power supply voltage (V cc) to the NAND gate 270 Stabilization with the voltage of the capacitor C16 is achieved, so that the voltage of the node N19 rises to 1/2 of the power supply voltage V cc .

이때 트랜스미션 게이트(G2)를 통하여 전달되는 노드(N18)의 전원 전압(Vcc)은 하이 레벨의 출력 신호(DOLB')에 의하여 NMOS 트랜지스터(Q34)가 턴온되어 캐패시터(C14)에 충전된 전압이다.At this time, the power supply voltage V cc of the node N18 transmitted through the transmission gate G2 is a voltage charged to the capacitor C14 by turning on the NMOS transistor Q34 by the high level output signal DOLB '. .

따라서 노드(N17)에는 NMOS 트랜지스터(Q35)를 통하여 공급되는 전원 전압(Vcc)과 캐패시터(C16)에 의하여 공급되는 1/2Vcc가 더해져서 Vcc+1/2Vcc전위로 부스팅 된다.Therefore, the node (N17) there are boosted with 1 / 2V cc is then added to V cc + 1 / 2V cc potential supplied by the NMOS transistor supply voltage (V cc) and the capacitor (C16) which is supplied through the (Q35).

이와 같이 부스팅된 노드(N17)의 Vcc+1/2Vcc전위는 턴 온되어 있는 PMOS 트랜지스터(Q26)을 통하여 노드(N11)의 전위 증가분인 Vcc가 캐패시터(C11)에 충전되어 노드(N12)의 전위는 Vcc-VTN에서 2Vcc-VTN으로 부스팅 된다.Thus, the V cc + 1 / 2V cc potential of the boosting node (N17) is turned on the potential of which is turned on through the PMOS transistor (Q26) node (N11) increment V cc is charged in the capacitor (C11) node (N12 ) Is boosted from V cc -V TN to 2V cc -V TN .

다음으로 버퍼(D1)의 지연 동작이 완료되어 PMOS 트랜지스터(Q21)가 턴 온되고, 동시에 버퍼(D21)의 지연 동작이 완료되어 PMOS 트랜지스터(Q26)가 턴 오프되면, 노드(N11)의 저위는 Vcc로 되어 노드(N12)의 전위는 2Vcc-VTN-1/2Vcc가 된다.Next, when the delay operation of the buffer D1 is completed and the PMOS transistor Q21 is turned on, and the delay operation of the buffer D21 is completed and the PMOS transistor Q26 is turned off, the low level of the node N11 is It becomes Vcc and the potential of the node N12 becomes 2V cc -V TN -1 / 2V cc .

즉, 하이 레벨의 데이타가 입력되면 보조 부스터 회로(240)가 동작하여 부스터 회로(300)의 전위를 2Vcc-VTN-1/2Vcc로 풀 업하고, 로우 레벨의 신호가 입력되면 보조 부스터 회로(220)가 동작하여 부스터 회로(400)의 전위를 2Vcc-VTN-1/2Vcc로 풀 업한다.That is, when high level data is inputted, the auxiliary booster circuit 240 operates to pull up the potential of the booster circuit 300 to 2V cc -V TN -1 / 2V cc , and when the low level signal is inputted, the auxiliary booster. The circuit 220 operates to pull up the potential of the booster circuit 400 to 2V cc -V TN -1 / 2V cc .

이와 같은 노드(N12)의 전위 2Vcc-VTN-1/2Vcc은 PMOS 트랜지스터(Q27)를 통하여 출력단의 NMOS 트랜지스터(Q30)의 게이트 단자에 전달되어 NMOS 트랜지스터(Q30)를 턴 온시켜 데이타 출력단(DQ)에 하이 레벨의신호가 출력된다.The potential 2V cc -V TN -1 / 2V cc of the node N12 is transferred to the gate terminal of the NMOS transistor Q30 at the output terminal through the PMOS transistor Q27 to turn on the NMOS transistor Q30 to turn on the data output terminal. A high level signal is output to (DQ).

따라서 본 발명은 회로 동작시에 예비 충전되는 전압의 방전 경로가 형성되지 않아 누설 전류가 발생하지 않고, 풀 업 전압이 종래의 2Vcc-VTN에서 2Vcc-VTN-1/2Vcc로 낮아져서 데이타 레벨의 전환에 소요되는 시간이 감소하여 데이타 출력 속도가 향상되는 효과가 있다.Therefore, in the present invention, the discharge path of the precharged voltage is not formed during the circuit operation, so that no leakage current occurs, and the pull-up voltage is lowered from the conventional 2V cc -V TN to 2V cc -V TN -1 / 2V cc The time required for switching the data level is reduced, thereby improving the data output speed.

Claims (6)

입력이 로우 상태 일 때 캐패시터를 충전하고 입력이 하이가 될 때 전원 전압에 캐패시터의 충전 전압까지 합하여 출력하도록 스위칭 소자와 충방전용 캐패시터를 가진 부스터 회로를 구비하여, 출력단의 스위칭 소자의 게이트 전압을 부스팅하도록 이루어진 데이타 출력 버퍼 회로에 있어서, 상기 부스터 회로가, 상기 충방전용 캐패시터와 접지 사이에 연결된 스위칭 소자를 포함하고, 데이타 신호 입력에 따라 상기 충방전용캐패시터에 충전된 전하가 접지 전위로 연결되는 선로를 차단하는 제어 회로와, 상기 제어 회로의 스위칭 동작에 따라 전원이 공급되어 충전되는 캐패시터를 가지고 있고, 데이타 입력에 따라 충전된 전압을 상기 충방전용 캐패시터에 공급하여, 상기 출력단의 전압 레벨을 조절하는 보조 부스터 회로와, 데이타 신호가 입력되면 입력된 신호를 전달하는 타이밍을 제어하기 위한 지연수단고, 상기 보조 부스터 회로의 전압을 상기 충방전 캐패시터에 연결하는 것을 제어하기 위한 스위칭 소자를 포함하고, 상기 보조 부스터 회로의 전압을 상기 충방전 캐패시터에 연결하는 것을 제어하기 위한 스위칭 소자를 포함하고, 상기 보조 부스터 회로에 충전되어 있는 전압이 상기 부스터 회로의 충방전용 캐패시터에 전달되도록 제어하는 스위칭 회로를 포함하는 데이타 출력 버퍼 회로.Boosting the gate voltage of the switching element at the output stage, including a booster circuit having a switching element and a charge / discharge capacitor for outputting the capacitor when the input is low and outputting the power supply voltage plus the charging voltage of the capacitor when the input is high. A data output buffer circuit, wherein the booster circuit includes a switching element connected between the charge / discharge capacitor and ground, and a line in which charge charged in the charge / discharge capacitor is connected to a ground potential according to a data signal input. A control circuit which cuts off, and a capacitor which is supplied with power and charged according to the switching operation of the control circuit, and supplies a voltage charged according to data input to the charge / discharge capacitor to adjust the voltage level of the output terminal. Booster circuit and data signal are input Delay means for controlling the timing of transferring the input signal, comprising a switching element for controlling the connection of the voltage of the auxiliary booster circuit to the charge and discharge capacitor, the voltage of the auxiliary booster circuit to the charge and discharge capacitor And a switching element for controlling the connection, and a switching circuit for controlling a voltage charged in the auxiliary booster circuit to be transferred to a charge / discharge capacitor of the booster circuit. 제1항에 있어서, 보조 부스터 회로는, 드레인 단자가 전원전압 단자에 연결된 제1NMOS 트랜지스터와, 게이트 단자가 상기 제1NMOS 트랜지스터의 게이트 단자에 연결되고, 소스 단자와 드레인 단자가 단락 되어 상기 제어 회로에 연결되는 제1MOS 캐패시터와, 게이트 단자가 상기 제1NMOS 트랜지스터의 소스 단자에 연결되고, 소스 단자와 드레인 단자가 단락 되어 상기 제어 회로에 연결되는 제2MOS 캐패시터와, 드레인 단자와 게이트 단자가 단락 되어 전원전압 단자에 연결되고 소스 단자가 상기 제1NMOS 트랜지스터의 게이트 단자에 연결됨으로써 다이오드를 형성하여, 상기 제1MOS 캐패시터의 충전 전압이 전원 전압 단자에 역류하는 것을 방지하는 제2 NMOS 트랜지스터로 이루어지는 것이 특징인 데이타 출력 버퍼회로.The auxiliary booster circuit of claim 1, wherein the auxiliary booster circuit comprises: a first NMOS transistor having a drain terminal connected to a power supply voltage terminal; a gate terminal connected to a gate terminal of the first NMOS transistor; and a source terminal and a drain terminal shorted to the control circuit. A first MOS capacitor, a gate terminal connected to a source terminal of the first NMOS transistor, a second MOS capacitor connected to the control circuit with a source terminal and a drain terminal shorted, and a drain terminal and a gate terminal shorted with a power supply voltage. And a second NMOS transistor connected to a terminal and a source terminal connected to a gate terminal of the first NMOS transistor to form a diode, thereby preventing the charging voltage of the first MOS capacitor from flowing backward to a power supply voltage terminal. Buffer circuit. 제1항에 있어서, 상기 제어 회로는, 하이 레벨의 입력 데이타 신호에 따라 동작하여 예비 충전된 상기 부스터 회로의 전류 누설 경로를 차단하고, 상기 보조 부스터 회로에 전원 공급 경로를 형성하는 트랜스미션 게이트와, 제어 회로에 입력된 데이터 신호를 반전 시켜 상기 트랜스미션 게이트의 제어 단자에 전달하는 인버터로 이루어지는 것이 특징인 데이타 출력 버퍼회로.The transmission circuit of claim 1, wherein the control circuit comprises: a transmission gate operating according to a high level input data signal to block a current leakage path of the precharged booster circuit, and forming a power supply path to the auxiliary booster circuit; And an inverter for inverting a data signal input to a control circuit and transferring the inverted data signal to a control terminal of the transmission gate. 제1항에 있어서, 상기 스위칭 회로는, 반전 입력된 로우 레벨의 데이터 신호를 일정 시간동안 지연시킨 다음 출력하는 제1지연 수단과, 반전 입력된 하이 레벨의 데이타 신호를 일정 시간동안 지연시킨 다음 출력하는 제2지연 수단과, 상기 제1지연 수단에서 출력되는 신호가 게이트 단자에 입력되도록 연결되고, 입력된 신호의 로우 레벨인 경우에 턴 온되어 상기 보조 부스터 회로의 전압 출력 경로를 형성하는 제1PMOS 트랜지스터와, 상기 제2지연 수단에서 출력되는 신호가 게이트 단자에 입력되도록 연결되고, 입력된 신호가 로우 레벨인 경우에 턴 온되어 상기 보조 부스터 회로의 전압 출력 경로를 형성하는 제2PMOS 트랜지스터로 이루어지는 것이 특징인 데이타 출력 버퍼회로.2. The switching circuit of claim 1, wherein the switching circuit comprises: first delay means for delaying and then outputting the inverted input low level data signal for a predetermined time; A first PMOS connected to the second delay means and a signal output from the first delay means to be input to a gate terminal, and turned on when the signal is low level to form a voltage output path of the auxiliary booster circuit. And a second PMOS transistor connected to the transistor and a signal output from the second delay means to be input to a gate terminal, and turned on when the input signal is at a low level to form a voltage output path of the auxiliary booster circuit. Characteristic data output buffer circuit. 제4항에 있어서, 상기 제1지연 수단 및 제2지연 수단은 입력 신호가 하이 레벨에서 로우 레벨로 전환되면 일정 시간동안 로우 레벨의 신호를 출력한 다음 일정 시간이 경과한 후 하이 레벨의 신호를 출력하는 버퍼인 것이 특징인 데이타 출력 버퍼회로.The method of claim 4, wherein the first delay means and the second delay means outputs a low level signal for a predetermined time when the input signal is switched from a high level to a low level, and then outputs a high level signal after a predetermined time elapses. A data output buffer circuit characterized by being an output buffer. 제1항에 있어서, 상기 지연 수단은 입력 신호가 하이 레벨에서 로우 레벨로 전환되면 일정 시간동안 하이 레벨의 신호를 출력한 다음 일정 시간이 경과한 후 로우 레벨의 신호를 출력하는 것이 특징인 데이타 출력 버퍼회로.The data output of claim 1, wherein the delay means outputs a high level signal for a predetermined time when the input signal is switched from a high level to a low level, and then outputs a low level signal after a predetermined time elapses. Buffer circuit.
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