KR970005572B1 - Low noise output buffer - Google Patents

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Abstract

A low noise output buffer for a semiconductor is provided to eliminate noises occuring a malfunction. The outpout buffer circuit includes: a discharge means(22) for discharging a gate(Ng) of a NMOS transistor(N0) in order to delay a time at which an output signal of the buffer drops to a low level from a high level, and a charge means(21) for charging a gate(Pg) of a PMOS transistor(P0) in order to delay a time at which an output signal of the buffer rises to a high level from a low level. Accordingly, the control method prevents a malfunction of a semiconductor element at a high voltage.

Description

저잡음 출력버퍼Low Noise Output Buffer

제1도는 종래의 출력버퍼 회로도.1 is a conventional output buffer circuit diagram.

제2도는 제2도의 동작 파형도.2 is an operational waveform diagram of FIG.

제3도는 본 발명에 따른 출력버퍼 회로도.3 is an output buffer circuit diagram according to the present invention.

제4도는 제3도에 고전압이 인가되었을 때의 동작 파형도.4 is an operating waveform diagram when high voltage is applied to FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1,2 : COMS인버터 3 : PMOS트랜지스터1,2: COMS inverter 3: PMOS transistor

4 : NMOS트랜지스터 21,22 : 제어회로4: NMOS transistor 21,22: control circuit

NO내지N5,N11 내지 N13,N21 P0 내지 P5 : PMOS트랜지스터NO to N5, N11 to N13, N21 P0 to P5: PMOS transistor

내지 N23 : NMOS트랜지스터N23: NMOS transistor

P0 내지 P5 : 트랜지스터.P0 to P5: transistors.

본 발명은 반도체 소자의 출력버퍼에 관한 것으로, 특히 소자의 오동작을 일으키는 잡음을 제거하는 저잡음 출력버퍼에 관한 것이다.The present invention relates to an output buffer of a semiconductor device, and more particularly to a low noise output buffer for removing the noise causing the device malfunction.

종래의 출력버퍼를 제1도 및 제2도를 참조하여 설명한다.A conventional output buffer will be described with reference to FIGS. 1 and 2.

먼저, 입력은 두 CMOS인버터(1,2)에 각각 입력되어 이들의 출력은 각각 PMSO트랜지스터(3)와 NMOS트랜지스터(4)의 게이트에 인가되어 NMOS트랜지스터(4)의 드레인단에 출력단을 형성하게 되면 제2도에 도시된 바와 같이 입력에 따라 급격한 출력변화를 갖는 동작 파형이 얻어진다.First, inputs are input to the two CMOS inverters 1 and 2, respectively, and their outputs are respectively applied to the gates of the PMSO transistor 3 and the NMOS transistor 4 to form an output terminal at the drain end of the NMOS transistor 4. As shown in FIG. 2, an operating waveform having a sudden output change according to an input is obtained.

그러나 상기 종래의 출력버퍼는 전압이 올라감에 따라 출력의 기울기 및 출력값이 커짐으로 상당한 잡음이 발생되고, 이 잡음은 소자의 입력과 내부 회로를 오동작시키는 문제점이 따랐다.However, in the conventional output buffer, as the voltage increases, a significant noise is generated due to an increase in output slope and output value, and this noise causes a problem of malfunctioning the input of the device and the internal circuit.

따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 고전압에서 잡음의 원인이 되는 출력버퍼의 출력 기울기 및 그 동작 시간을 제어하여 잡음을 줄이는 저 잡음 출력버퍼를 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a low noise output buffer that reduces noise by controlling an output slope and an operation time of an output buffer that causes noise at a high voltage.

상기 목적을 달성하기 위하여 본 발명은, 제1CMOS인버터 및 제2CMOS인버터 각각에 입력신호를 입력받아 출력을 제3CMOS인버터에 입력시키되, 제1CMOS인버터이 출력을 제3CMOS인버터의 PMOS트랜지스터의 게이트에 입력시키고, 제2CMOS인버터의 출력을 제3CMOS인버터의 NMOS트랜지스터로 입력시켜 출력을 얻는 출력버퍼회로에 있어서, 출력버퍼의 출력이 하이에서 로우로 떨어지는 시간을 지연시키기 위하여 상기 NMOS트랜지스터의 게이트를 디스차지시키는 디스차지수단과; 출력버퍼의 출력이 로우에서 하이로 상승하는 시간을 지연시키기 위하여 상기 PMOS트랜지스터의 게이트를 차지시키는 차지수단을 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention, while receiving an input signal to each of the first CMOS inverter and the second CMOS inverter, the output is input to the third CMOS inverter, the first CMOS inverter inputs the output to the gate of the PMOS transistor of the third CMOS inverter, An output buffer circuit that obtains an output by inputting an output of a second CMOS inverter to an NMOS transistor of a third CMOS inverter, the discharge for discharging the gate of the NMOS transistor to delay a time that the output of the output buffer falls from high to low. Means; And a charging means for occupying the gate of the PMOS transistor in order to delay the time that the output of the output buffer rises from low to high.

이하, 첨부된 도면 제3도 및 제4도를 참조하여 본 발명에 따른 일실시예를 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to FIGS. 3 and 4 of the accompanying drawings.

먼저, 제3도는 종래 출력버퍼가 갖는 급격한 출력의 상승 및 하강을 방지하기 위하여 출력의 기울기를 줄여 잡음을 제거하는 것으로, 출력버퍼의 출력을 궤환시켜 종래의 CMOS인버터의 출력을 받는 게이트 단자를 제어하여 출력버퍼의 출력 기울기를 줄이는 것이다.First, Figure 3 is to reduce the inclination of the output in order to prevent the sudden rise and fall of the output of the conventional output buffer, and to control the gate terminal receiving the output of the conventional CMOS inverter by feeding back the output of the output buffer. By reducing the output slope of the output buffer.

먼저, 종래와 같이 입력은 두 CMOS인버터를 구성하는 PMOS트랜지스터(P4)와 NMOS트랜지스터(N5)의 게이트단에 입력되고, 또한 PMOS트랜지스터(P5)와 NMOS트랜지스터(N4)의 게이트단에서도 동시에 입력된다. 이 두 CMOS인버터의 출력은 PMOS트랜지스터(P0)의 게이트 및 NMOS트랜지스터(N0)의 게이트에 동시에 인가되어 최종출력을 얻게 된다.First, as in the prior art, the input is input to the gate terminals of the PMOS transistor P4 and the NMOS transistor N5 constituting the two CMOS inverters, and also simultaneously input to the gate terminals of the PMOS transistor P5 and the NMOS transistor N4. . The outputs of these two CMOS inverters are simultaneously applied to the gate of the PMOS transistor P0 and the gate of the NMOS transistor N0 to obtain a final output.

그러나 본 발명에서는 상기 PMOS트랜지스터(P0)의 게이트 단자(Pg)와 NMOS트랜지스터(N0)의 게이트 단자(Ng)에 제1제어회로(21)와 제2제어회로(22)를 각각 형성하여 이 게이트 단자를 제어함으로써 출력버퍼의 출력 기울기를 제어하는 것이다.However, in the present invention, the first control circuit 21 and the second control circuit 22 are formed at the gate terminal Pg of the PMOS transistor P0 and the gate terminal Ng of the NMOS transistor N0, respectively. By controlling the terminal, the output slope of the output buffer is controlled.

제1제어회로(21)는 출력버퍼의 출력이 게이트에 연결되고 소오스가 전원전압(Vcc)에 연결되어 있는 PMOS트랜지스터(P1)와; PMOS트랜지스터(P1)의 드레인에 소오스가 연결되어 있고, 드레인이 상기 PMOS트랜지스터(P0)의 게이트 단자(Pg)에 연결되는 PMOS트랜지스터(P2)가 구성되어 출력버퍼의 출력이 궤환되도록 한다. 그리고 PMOS트랜지스터(P2)의 게이트에 인가되어 트랜지스터를 온/오프시키는 전압(기준전압)은 다음과 같이 구성되어 있다. 즉, 전원전압(Vcc)에 소오스가 연결되고 게이트는 접지되어 있는 PMOS트랜지스터(P3)와; PMOS트랜지스터(P3)의 드레인 및 PMOS트랜지스터(P2)의 게이트에 드레인이 연결되어 있고 게이트가 드레인과 연결되어 있는 NMOS트랜지스터(N23)와; NMOS트랜지스터(N23)의 소오스에 드레인이 연결되고 게이트가 드레인과 연결되어 있는 NMOS트랜지스터(N22)와; NMOS트랜지스터(N22)의 소오스에 드레인이 연결되고 게이트와 드레인과 연결되며 접지에 소오스가 연결되어 있는 NMOS트랜지스터(N21)로 구성된다.The first control circuit 21 includes a PMOS transistor P1 having an output of an output buffer connected to a gate and a source connected to a power supply voltage Vcc; A source is connected to the drain of the PMOS transistor P1, and a PMOS transistor P2 whose drain is connected to the gate terminal Pg of the PMOS transistor P0 is configured so that the output of the output buffer is fed back. The voltage (reference voltage) applied to the gate of the PMOS transistor P2 to turn on / off the transistor is configured as follows. That is, a PMOS transistor P3 having a source connected to the power supply voltage Vcc and a gate thereof being grounded; An NMOS transistor N23 having a drain connected to the drain of the PMOS transistor P3 and a gate of the PMOS transistor P2 and having a gate connected to the drain; An NMOS transistor N22 having a drain connected to the source of the NMOS transistor N23 and a gate connected to the drain; A drain is connected to a source of the NMOS transistor N22, a gate and a drain, and an NMOS transistor N21 having a source connected to the ground.

제2제어회로(22)는 드레인이 상기 NMOS트랜지스터(N0)의 게이트(Ng)에 연결되는 NMOS트랜지스터(N2)와; 출력버퍼의 출력이 게이트에 연결되고 드레인이 NMOS트랜지스터(N2)의 소오스에 연결되며 소오스가 전원전압(Vcc)에 연결되어 있는 NMOS트랜지스터(N1)로 구성되어 있다. 그리고 제1회로와 마찬가지로 NMOS트랜지스터(N2)의 게이트에 전압을 인가하는 수단은 전원전압(Vcc)에 드레인이 연결되고 게이트와 드레인에 연결되어 있는 NMOS트랜지스터(N1)와; NMOS트랜지스터(N1)의 소오드에 드레인이 연결되고 게이트가 드레인과 연결되어 있는 NMOS트랜지스터(N12)와; NMOS트랜지스터(N12)의 소오스에 드레인이 연결되고 게이트가 드레인과 연결되어 있는 NMOS트랜지스터(N13)와; NMOS트랜지스터(N13)의 소오스에 드레인이 연결되고 게이트에 전원전압(Vcc)이 연결되고 소오스는 접지되어 있는 NMOS트랜지스터(N3)으로 구성되어 있다.The second control circuit 22 includes an NMOS transistor N2 having a drain connected to the gate Ng of the NMOS transistor N0; The output of the output buffer is connected to the gate, the drain is connected to the source of the NMOS transistor (N2) and the source is composed of an NMOS transistor (N1) connected to the power supply voltage (Vcc). As in the first circuit, the means for applying a voltage to the gate of the NMOS transistor N2 includes an NMOS transistor N1 having a drain connected to the power supply voltage Vcc and connected to the gate and the drain; An NMOS transistor N12 having a drain connected to the source of the NMOS transistor N1 and a gate connected to the drain; An NMOS transistor N13 having a drain connected to the source of the NMOS transistor N12 and a gate connected to the drain; A drain is connected to the source of the NMOS transistor N13, a power supply voltage Vcc is connected to the gate, and the source is composed of an NMOS transistor N3 which is grounded.

이어서, 이들 추가 제어회로의 동작상태를 살펴본다.Next, the operation state of these additional control circuits will be described.

먼저, 전원전압(Vcc)가 제1제어회로(21), 제2제어회로(22)를 동작시키게 되면, 노드B는 NMOS트랜지스터(N2)를 온시키게 된다. 그리고 노드A는 PMOS트랜지스터(P2)를 온시킬 수 있을 만큼의 전압을 가지게 된다.First, when the power supply voltage Vcc operates the first control circuit 21 and the second control circuit 22, the node B turns on the NMOS transistor N2. The node A has a voltage sufficient to turn on the PMOS transistor P2.

이때, 버퍼의 출력이 하이에서 로우로 바뀌는 경우, 버퍼의 입력은 로우에서 하이로 바뀌므로 PMOS트랜지스터(P4)는 오프, NMOS트랜지스터(N5)는 온이 되어 노드 Pg는 로우가 된다. 따라서 PMOS트랜지스터(P0)는 온이 된다. 반면, PMOS트랜지스터(P5)는 오프, NMOS트랜지스터(N4)는 온이되어 노드 Ng는 로우가 된다. 따라서 NMOS트랜지스터(N0)는 오프가 되어, 결국 출력은 하이가 된다.At this time, when the output of the buffer is changed from high to low, since the input of the buffer is changed from low to high, the PMOS transistor P4 is turned off and the NMOS transistor N5 is turned on so that the node Pg is turned low. Therefore, the PMOS transistor P0 is turned on. On the other hand, the PMOS transistor P5 is turned off and the NMOS transistor N4 is turned on so that the node Ng is turned low. Therefore, the NMOS transistor N0 is turned off, and eventually the output becomes high.

이때 출력이 하이이므로 NMOS트랜지스터(N1)은 온이 되고 NMOS트랜지스터(N2)가 온이므로 노드 Ng는 로우를 유지한다. 또한, PMOS트랜지스터(P1)은 오프이며, 따라서 회로 21은 노드 Pg에 아무런 영향을 미치지 못한다.At this time, since the output is high, the NMOS transistor N1 is turned on, and since the NMOS transistor N2 is turned on, the node Ng is kept low. Also, the PMOS transistor P1 is off, so circuit 21 has no effect on node Pg.

또한 입력이 하이에서 로우로 바뀌게 되면 노드 Pg는 하이가 된다.Also, when the input goes high to low, node Pg goes high.

그리고 노드 Ng가 하이가 되려고 할 때 이미 온되어 있는 NMOS트랜지스터(N1,N2)는 접지로 일부분의 전류를 흘려보내 노드 Ng가 짧은 시간에 하이가 되는 것을 방지한다. 즉, Ng의 전압기울기를 작게 한다.When the node Ng is about to go high, the NMOS transistors N1 and N2 that are already on send a portion of the current to ground to prevent the node Ng from going high in a short time. That is, the voltage gradient of Ng is made small.

따라서, NMOS트랜지스터(N0)가 온되는 시간이 길어지게 되어 하이 상태인 버퍼이 출력이 서서히 떨어지게 된다. 따라서 NMOS트랜지스터(N1)는 약하게 온이 되고 노드 Ng에 대한 회로 22의 영향이 감소되게 되어 점차 노드 Ng는 하이로 차지(charge)되어 출력은 로우가 되는데, 이러한 동작 상태는 제4도에 우측에서 자세히 나타나 있다.Therefore, the time for turning on the NMOS transistor N0 becomes long, and the output of the buffer in the high state gradually drops. Therefore, the NMOS transistor N1 is weakly turned on, and the influence of circuit 22 on node Ng is reduced, so that node Ng is charged high, and the output becomes low. It is shown in detail.

또한 출력이 로우에서 하이로 바뀌는 경우 입력은 하이에서 로우로 바뀌고 전상태에서 이미 PMOS트랜지스터(P1)이 온상태였기 때문에 PMOS트랜지스터(P2)소오스와 게이트간의 전압차에 의해 노드 Pg를 약하게 차지(charge)시켜 출력이 로우에서 하이로 급격히 증가하는 것을 방지하고, 노드 Pg에 대한 회로 21의 영향력이 점차 감소함에 따라 출력이 점차 하이가 되면 PMOS트랜지스터(P1)은 오프가 되어 출력버퍼에 아무런 영향을 주지 못하게 되는데, 이러한 동작 상태는 제4도의 좌측에서 자세히 나타나 있다.Also, when the output goes from low to high, the input goes from high to low and because the PMOS transistor (P1) is already on in the previous state, the node Pg is weakly charged by the voltage difference between the PMOS transistor (P2) source and the gate. This prevents the output from increasing rapidly from low to high, and as the influence of circuit 21 on node Pg gradually decreases, when the output gradually becomes high, the PMOS transistor (P1) turns off and does not affect the output buffer. This operating state is shown in detail on the left side of FIG.

상기와 같이 이루어지는 본 발명은 고전압 동작에서 항상 문제가 되는 잡음을 상당부분 억제할 수 있어 고전압에서의 소자 오동작을 방지할 수 있는 효과가 있다.The present invention made as described above can suppress a significant portion of the noise that is always a problem in high voltage operation, there is an effect that can prevent the malfunction of the device at a high voltage.

Claims (3)

제1CMOS인버터(P4,N5) 및 제2CMOS인버터(P5,N4) 각각에 입력신호를 입력받아 출력을 제3CMOS인버터(P0,N0)에 입력시키되, 제1CMOS인버터의 출력을 제3CMOS인버터의 PMOS트랜지스터(P0)의 게이트에 입력시키고, 제2CMOS인버터의 출력을 제3CMOS인버터의 NMOS트랜지스터(N0)로 입력시켜 출력을 얻는 출력버퍼회로에 있어서, 출력버퍼의 출력이 하이에서 로우로 떨어지는 시간을 지연시키기 위하여 상기 NMOS트랜지스터(N0)의 게이트(Ng)를 디스차지시키는 디스차지수단(22)과; 출력버퍼의 출력이 로우에서 하이로 상승하는 시간을 지연시키기 위하여 상기 PMOS트랜지스터(P0)의 게이트(Pg)를 차지시키는 차지수단(21)을 포함하여 이루어지는 것을 특징으로 하는 출력버퍼 회로.Input signals are input to the first CMOS inverters P4 and N5 and the second CMOS inverters P5 and N4, respectively, and the outputs are input to the third CMOS inverters P0 and N0, respectively. In an output buffer circuit which inputs to the gate of (P0) and inputs the output of the second CMOS inverter to the NMOS transistor (N0) of the third CMOS inverter to obtain an output, delaying the time when the output of the output buffer falls from high to low. Discharge means (22) for discharging the gate (Ng) of the NMOS transistor (N0) for the purpose of discharge; And a charging means (21) for occupying the gate (Pg) of the PMOS transistor (P0) to delay the time that the output of the output buffer rises from low to high. 제1항에 있어서, 상기 디스차지수단(22)은 상기 NMOS트랜지스터(N0)의 게이트(Ng)에 드레인이 연결되고, 게이트에 기준전압이 인가되는 NMOS트랜지스터(N2)와; 출력버퍼의 출력이 게이트에 연결되고, 드레인이 상기 NMOS트랜지스터(N2)의 소오스에 연결되며 소오스가 전원전압(Vcc)에 연결되어 있는 NMOS트랜지스터(N1)로 이루어지는 것을 특징으로 하는 출력버퍼회로.The NMOS transistor (N2) of claim 1, wherein the discharge means (22) comprises: a drain connected to a gate (Ng) of the NMOS transistor (N0), and a reference voltage applied to the gate; An output buffer circuit comprising an NMOS transistor (N1) having an output of an output buffer connected to a gate, a drain connected to a source of the NMOS transistor (N2), and a source connected to a power supply voltage (Vcc). 제1항 또는 제2항에 있어서, 상기 차지수단(21)은 상기 PMOS트랜지스터(P0)의 게이트(Pg)에 드레인이 연결되고, 게이트에 기준전압이 인가되는 PMOS트랜지스터(P2)와; 출력버퍼의 출력이 게이트에 연결되고, 소오스에 전원전압(Vcc)이 연결되며 드레인이 상기 PMOS트랜지스터(P0)의 게이트에 연결되는 PMOS트랜지스터(P2)의 소오스가 연결되어 있는 PMOS트랜지스터(P1)으로 이루어지는 것을 특징으로 하는 출력버퍼 회로.The PMOS transistor (P2) according to claim 1 or 2, wherein the charge means (21) comprises: a PMOS transistor (P2) having a drain connected to a gate (Pg) of the PMOS transistor (P0) and a reference voltage applied to the gate; The output of the output buffer is connected to the gate, the power supply voltage (Vcc) is connected to the source, the drain is a PMOS transistor (P1) is connected to the source of the PMOS transistor (P2) is connected to the gate of the PMOS transistor (P0). Output buffer circuit, characterized in that made.
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