KR100216062B1 - Lead on chip type semiconductor package - Google Patents
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Abstract
본 발명은 리드 프레임에 금속판이 부착된 LOC형 반도체 칩 패키지에 관한 것으로서, 집적회로가 형성되어 있는 반도체 칩과, 반도체 칩이 하부에 탑재되어 그 반도체 칩과 전기적으로 연결되는 내부 리드와 외부와의 전기적 연결을 위한 외부 리드를 포함하는 리드 프레임, 및 반도체 칩의 전기적 기능을 확보하기 위하여 반도체 칩과 상기 내부 리드를 감싸 보호하도록 하여 에폭시 성형로 형성되는패키지 몸체를 구비하는 LOC형 반도체 칩 패키지에 있어서, 리드 프레임의 내부 리드 하면에 반도체 칩의 하부에 위치하도록 접착 수단으로 부착되어 있고 반도체 칩과 수평하는 방향으로 관통구멍이 형성되어 있으며 에폭시 성형 수지가 주입되는 방향으로 복수의 굴곡부가 형성되어 있는 덮개 형태의 금속판을 갖는 것을 특징으로 한다. 이에 따르면, 상·하 캐비티 내로 균일한 에폭시 성형 수지의 충전을 유도할 수 있고, 성형 후 상온으로 냉각시 각 재료들간의 열팽창 계수 차이로 인해 발생하는 잔류 응력을 금속판이 1차적으로 완화시켜 줌과 동시에 패키지 휨 발생도 함께 감소시키는 효과 를 나타내는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a LOC type semiconductor chip package in which a metal plate is attached to a lead frame. The present invention relates to a semiconductor chip in which an integrated circuit is formed, and an internal lead and an external lead mounted on a lower portion thereof and electrically connected to the semiconductor chip. In a LOC type semiconductor chip package having a lead frame including an external lead for electrical connection, and a package body formed by epoxy molding to surround and protect the semiconductor chip and the inner lead to secure the electrical function of the semiconductor chip. The cover is attached to the lower surface of the inner lead of the lead frame by an adhesive means so as to be positioned below the semiconductor chip, the through hole is formed in a direction parallel to the semiconductor chip, and a plurality of bent portions are formed in the direction in which the epoxy molding resin is injected. It is characterized by having a metal plate of the form. According to this, it is possible to induce a uniform filling of the epoxy molding resin into the upper and lower cavities, and the metal sheet primarily relieve the residual stress caused by the difference in the coefficient of thermal expansion between the materials when cooling to room temperature after molding At the same time, it is characterized in that it exhibits an effect of reducing the occurrence of package warpage.
Description
제1도는 종래 기술에 의한 리드 온 칩형 반도체 칩 패키지 일 실시예의 구조를 나타낸 단면도.1 is a cross-sectional view showing the structure of one embodiment of a lead-on-chip semiconductor chip package according to the prior art.
제2도는 본 발명에 의한 리드 온 칩형 반도체 칩 패키지의 일 실시예를 나타낸 단면도.2 is a cross-sectional view showing an embodiment of a lead-on-chip semiconductor chip package according to the present invention.
제3도는 제2도의 리드 온 칩형 반도체 칩 패키지에 있어서, 금속판의 일부분을 확대한 사시도.3 is an enlarged perspective view of a part of a metal plate in the lead-on-chip semiconductor chip package of FIG.
제4도는 제2도의 리드 온 칩형 반도체 칩 패키지에 있어서, 저면의 일부를 절개한 저면도.4 is a bottom view of a portion of the bottom surface of the lead-on-chip semiconductor chip package of FIG.
* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing
1, 31 : 반도체 칩 패키지 3, 33 : 반도체 칩1, 31: semiconductor chip package 3, 33: semiconductor chip
5, 35 : 본딩 패드 7, 37 : 리드 프레임5, 35: bonding pad 7, 37: lead frame
9, 39 : 내부 리드 11, 41 : 외부 리드9, 39: internal lead 11, 41: external lead
13, 43 : 금선 15, 45 : 패키지 몸체13, 43: gold wire 15, 45: package body
17 : 금속판 19 : 관통 구멍17: metal plate 19: through hole
21 : 굴곡부 23 : 폴리이미드 테이프21: bend 23: polyimide tape
25 : 비전도성 접착제25: non-conductive adhesive
본 발명은 리드 프레임에 금속판이 부착된 리드 온 칩(LOC; Lead On Chip)형 반도체 칩 패키지에 관한 것으로, 더욱 상세하게는 성형 공정에서 에폭시 성형 수지를 충전시킬 때 상하 캐비티 충전 속도차를 감소시키고, 에폭시 성형 수지를 충전시 킨 후 냉각 시에 발생되는 잔류 응력 및 패키지 휨을 방지할 수 있도록 리드 프레임 게 금속판이 부착된 리드 온 칩형 반도체 칩 패키지에 관한 것이다.The present invention relates to a lead on chip (LOC) type semiconductor chip package in which a metal plate is attached to a lead frame, and more particularly, to reduce the top and bottom cavity filling speed difference when filling an epoxy molding resin in a molding process. In addition, the present invention relates to a lead-on chip type semiconductor chip package with a lead frame crab metal plate to prevent residual stress and package warpage generated during cooling after filling an epoxy molding resin.
종래의 다이패드에 반도체 칩이 실장되는 통상적인 형태의 패키지와는 달리 패 키지의 내부 리드에 반도체 칩이 실장되는 리드 온 칩(이하 LOC라 한다)형 반도체 칩 패키지는 반도체 칩의 용량 증가에 따른 대형화된 반도체 칩의 탑재가 용이하다는 장점을 가지고 있다. 또한 본딩 패드가 반도체 칩의 중앙에 형성된 센터 본딩 패드를 갖는 반도체 칩의 채용으로 리드 프레임의 설계가 자유로우며, 고속 소자의 동작에 유리함으로 해서 LOC형 반도체 칩 패키지의 적용 범위는 점차 확대되고 있는 추세이다.Unlike a conventional package in which a semiconductor chip is mounted on a conventional die pad, a lead-on chip (hereinafter referred to as LOC) type semiconductor chip package in which a semiconductor chip is mounted on an inner lead of a package is used due to an increase in the capacity of the semiconductor chip. It has an advantage that it is easy to mount a large semiconductor chip. In addition, the adoption of a semiconductor chip having a center bonding pad with a bonding pad formed at the center of the semiconductor chip frees the design of the lead frame, and is advantageous for the operation of a high-speed device. to be.
일반적으로 반도체 칩 패키지의 성형에는 열경화성 수지인 에폭시 성형 수지를 사용한 트랜스퍼 몰딩(transfer molding) 방법이 사용된다. 트랜스퍼 몰딩에 의한 성형시, 다이패드를 가진 통상적인 형태의 패키지에서는 몰더빌리티(moldability) 문제가 크게 대두되지 않았다. 그 이유는 성형 상태의 최적화 또는 리드 프레임의 구조 변경, 게이트 디자인 변경, 에폭시 성형 수지의 물성 변경 등으로 해결할 수 있었기 때문이다. 또한 이러한 LOC형 반도체 칩 패키지에 있어서는 다이패드를 갖고 있지 않기 때문에 성형후 상온으로 냉각될 때에 패키지 내에 발생하게 되는 잔류 응력 으로 인한 크랙(crack) 및 휨(warpage)은 크게 문제가 되지 않았다. 그것은 상·하 캐비티내의 두께차이가 그리 크지 않기 때문이다.In general, a transfer molding method using an epoxy molding resin, which is a thermosetting resin, is used for molding a semiconductor chip package. In molding by transfer molding, the problem of moldability has not been raised significantly in the conventional type of package with a die pad. The reason for this was that the solution could be solved by optimizing the molding state, changing the structure of the lead frame, changing the gate design, and changing the physical properties of the epoxy molding resin. In addition, in the LOC type semiconductor chip package, cracks and warpages due to residual stresses generated in the package when cooling to room temperature after molding are not a problem. This is because the thickness difference in the upper and lower cavities is not so large.
그런데 최근에는 전자 기기의 고집적·대용량화에 따라 반도체 칩의 크기가 비례적으로 증가하고 반도체 칩 크기 대비 패키지 크기는 감소된 박형의 LOC형 반도체 칩 패키지가 개발되고 있다. 이러한 박형 패키지 개발에 있어서 신뢰성을 증대시 키기 위해서는 성형 후의 패키지 휨 및 몰더빌리티에 대한 확보가 우선적으로 이루어져야 한다. 박형의 LOC형 반도체 칩 패키지에 있어서는 잔류 응력으로 인한 크랙 및 패키지 휨이 패키지의 신뢰성을 감소시키기에 충분하기 때문이다. 그 신뢰성 확보를 위한 방안의 하나로 소개된 것이 제1도에 도시된 것과 같은 구조의 LOC 형 반도체 칩 패키지이다.Recently, a thin LOC type semiconductor chip package has been developed in which the size of a semiconductor chip is increased proportionally and the package size is reduced compared to the size of the semiconductor chip due to the high integration and large capacity of an electronic device. In order to increase the reliability in the development of such a thin package, it is necessary to secure package bending and moldability after molding. For thin LOC semiconductor chip packages, cracks and package warpage due to residual stress are sufficient to reduce package reliability. One of the measures for securing the reliability is a LOC type semiconductor chip package having a structure as shown in FIG.
제1도는 종래 기술에 의한 LOC형 반도체 칩 패키지 일 실시예의 구조를 나타낸 단면도이다.1 is a cross-sectional view showing the structure of an embodiment of a LOC type semiconductor chip package according to the prior art.
제1도를 참조하면, 종래의 LOC형 반도체 칩 패키지(31)는 본딩 패드(35)가 반도체 칩(33)의 중앙 부분에 형성되어 있는 반도체 칩(33)과, 그 반도체 칩(33)의 본딩패드(35)와 금선(43)에 의해 전기적으로 연결되는 내부 리드(35)와 외부와의 전기적 연결을 위한 외부 리드(41)을 갖는 리드 프레임(37)을 구비한다. 리드 프레임(37)의 내부 리드(39)의 내측 말단 하면에 비전도성인 폴리이미드 테이프(23)로 반도체 칩(33)이 부착되어 있다. 그리고, 반도체 칩(33)의 전기적 동작의 신뢰성을 확보하기 위하여 에폭시 성형 수지로 패키지 몸체(45)가 형성되어 있다.Referring to FIG. 1, the conventional LOC semiconductor chip package 31 includes a semiconductor chip 33 in which a bonding pad 35 is formed at a central portion of the semiconductor chip 33, and a semiconductor chip 33 of the semiconductor chip 33. And a lead frame 37 having an inner lead 35 electrically connected by the bonding pad 35 and the gold wire 43 and an outer lead 41 for electrical connection with the outside. The semiconductor chip 33 is attached to the lower surface of the inner end 39 of the lead frame 37 by a non-conductive polyimide tape 23. The package body 45 is formed of an epoxy molding resin in order to secure the reliability of the electrical operation of the semiconductor chip 33.
이러한 박형의 LOC형 반도체 칩 패키지, 예컨대 32TSOP(400mi1) 및 62MTSOP(13.00mm)형의 반도체 칩 패키지에 있어서, 성형 후 냉각 시의 패키지 휨 방지와 구조적인 측면에서 내부 균형을 맞추기 위해 언-센터(un-center) 패키지 구조 및 리드 프레임을 2.5∼3.5 mil 업-셋(up-set)시킨 구조를 갖고 있다.In such a thin LOC type semiconductor chip package, for example, 32TSOP (400mi1) and 62MTSOP (13.00mm) type semiconductor chip packages, an un-center (in order to balance internal warping and structural balance during cooling after molding) is required. Un-center package structure and lead frame 2.5-3.5 mil up-set (up-set) has a structure.
그러나 상기와 같은 구조는 성형시 하부 캐비티(cavity)내의 유동 선단(melt front)에서의 에폭시 성형 수키 흐름이 상부 캐비티 쪽보다 빠르게 되어, 결과적으로 상부 캐비티 내의 불완전 충전(미충전 이라고도 함) 및 보이드(void)와 같은 불량 발생 확 률이 하부 캐비티보다 훨씬 높게 나타난다.However, such a structure allows the epoxy molding suki flow at the melt front in the lower cavity to be faster than the upper cavity side during molding, resulting in incomplete filling (also called unfilled) and voids (in the upper cavity). The probability of failure such as void) is much higher than that of the lower cavity.
즉, 패키지 휨과 몰더빌리티(moldability)는 서로 상반된 특성을 갖고 있기 때문에 성형을 위해 구조적인 측면에서 패키지의 내부 균형을 맞춰 주다 보면 패키지 휨이 문제가 되고, 패키지 휨을 줄이려고 언-센터 패키치나 업-셋 리드 프레임을 이용하면 성형시 상·하 캐비티 내의 균일한 충전이 이루어지지 않아 불완전 성형(미충전) 및 보이드 발생 등의 성형 불량이 발생하게 된다는 것이다.In other words, because package warpage and moldability have opposite characteristics, if the internal balance of the package is balanced from the structural aspect for molding, the package warpage becomes a problem, and the un-center package or up -When the set lead frame is used, uniform filling in the upper and lower cavities is not performed during molding, and molding defects such as incomplete molding (unfilled) and void generation are generated.
본 발명의 목적은 LOC형 반도체 칩 패키지에 있어서, 상·하 캐비티간의 에폭시 성형 수지의 충전 속도 차이를 감소시켜 줌과 동시에 구조적인 측면에서는 내부 균 형을 맞추어 주어 성형후 냉각시 발생하는 잔류 응력 및 패키지 휨을 방지하는 데 있다.An object of the present invention is to reduce the difference in filling rate of epoxy molding resin between upper and lower cavities in the LOC type semiconductor chip package, while at the same time structurally balance the internal balance and residual stress generated during cooling after molding This is to prevent package warping.
이와 같은 목적을 달성하기 위한 본 발명에 따른 리드 프레임에 금속판이 부착된 LOC형 반도체 칩 패키지는 집적회로가 형성되어 있는 반도체 칩과, 반도체 칩이 하부에 탑재되어 그 반도체 칩과 전기적으로 연결되는 내부 리드와 외부와의 전기적 연결을 위한 외부 리드를 포함하는 리드 프레임, 및 반도체 칩의 전기적 기능을 확보하기 위하여 반도체 칩과 상기 내부 리드를 감싸 보호하도록 하여 에폭시 성형로 형성되는 패키지 몸체를 구비하는 LOC형 반도체 칩 패키지에 있어서, 리드 프레임의 내부 리드 하면에 반도체 칩의 하부에 위치하도록 접착 수단으로 부착되어 있고 반도체 칩과 수평하는 방향으로 관통구멍이 형성되어 있으며 에폭시 성형 수지가 주입되는 방향으로 복수의 굴곡부가 형성되어 있는 덮개 형태의 금속판을 갖는 것을 특징으로 한다.In order to achieve the above object, a LOC type semiconductor chip package having a metal plate attached to a lead frame according to the present invention includes a semiconductor chip having an integrated circuit formed therein, and a semiconductor chip mounted therein and electrically connected to the semiconductor chip. LOC type having a lead frame including an external lead for electrical connection between the lead and the outside, and a package body formed by epoxy molding to surround and protect the semiconductor chip and the internal lead to secure an electrical function of the semiconductor chip. In a semiconductor chip package, a plurality of bent portions are attached to an inner lower surface of a lead frame so as to be positioned below the semiconductor chip, and have through-holes formed in a direction parallel to the semiconductor chip, and in which epoxy molding resin is injected. Characterized in that it has a metal plate in the form of a cover The.
이하, 첨부 도면을 참조하여 본 발명에 따른 리드 프레임에 금속판이 부착된 LOC형 반도체 칩 패키지를 보다 상세하게 설명하고자 한다.Hereinafter, a LOC type semiconductor chip package having a metal plate attached to a lead frame according to the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 의한 LOC형 반도체 칩 패키지의 일 실시예를 나타낸 단면 도이고, 제3도는 제2도의 LOC형 반도체 칩 패키지에 있어서, 금속판의 일부분을 확대 한 사시도이다.FIG. 2 is a cross-sectional view showing an embodiment of a LOC semiconductor chip package according to the present invention, and FIG. 3 is an enlarged perspective view of a part of a metal plate in the LOC semiconductor chip package of FIG.
제2도와 제3도를 참조하면, 본 발명의 LOC형 반도체 칩 패키지(1)는 집적 회로가 형성되어 있는 반도체 칩(3) 상면과 내부 리드(9)의 내측 말단부의 하면이 접착 수단, 예를 들면 폴리이미드 테이프(23)로 부착되어 있다. 반도체 칩(3)의 상면에 중앙부에 형성된 본딩 패드(5)는 내부 리드(9)와 금선(13)에 의해 전기적인 연결을 이루고 있다. 그리고, 반도체 칩(3)의 외부와 내부로부터의 동작의 신뢰성 확보를 위하여 에폭시 성형 수지에 의해 패키지 몸체(15)가 형성되어 있다.2 and 3, in the LOC type semiconductor chip package 1 of the present invention, the upper surface of the semiconductor chip 3, on which the integrated circuit is formed, and the lower surface of the inner end portion of the inner lead 9 are bonded to each other. For example, it is attached by the polyimide tape 23. The bonding pads 5 formed in the center portion on the upper surface of the semiconductor chip 3 are electrically connected by the inner lead 9 and the gold wire 13. Then, the package body 15 is formed of epoxy molding resin to ensure the reliability of the operation from the outside and the inside of the semiconductor chip 3.
이때 반도체 칩(3) 하부의 내부 리드(9) 하면과 비전도성 접착제(25)로 두께가 얇은 덮개 형태의 금속간(17)이 부착되어 있다. 제3도를 참조하여 리드 프레임(7)에 부착된 금속판(17)을 설명하면, 금속판(17)은 수직 방향과 수평 방향으로 복수 개의 관통 구멍(19)을 갖고 있으며, 에폭시 성형 수지가 유입되는 방향으로 길게 굴곡부 (21)가 형성되어 있다. 관통 구멍(19) 및 일정한 형태의 굴곡부(21)는 프레스 가공 법으로 쉽게 만들 수 있다.At this time, the lower surface of the inner lead 9 of the lower part of the semiconductor chip 3 and the non-conductive adhesive 25 have a thin metal cover 17 attached to the cover shape. Referring to FIG. 3, the metal plate 17 attached to the lead frame 7 will be described. The metal plate 17 has a plurality of through holes 19 in the vertical direction and the horizontal direction. The bent portion 21 is formed long in the direction. The through hole 19 and the curved portion 21 of a certain shape can be easily made by the press working method.
이 금속판(17)은 성형 공정에서 하부 캐비티로 유입되는 에폭시 성형 수지의 흐 름에 저항을 주어 유입 속도를 감소시킬 수 있다. 그리고 반도체 칩(3)과 금속판(17) 사이의 에폭시 성형 수지 유입은 금속판(17)의 관통 구멍(19)을 통하여 상·하간 또는 수평 방향으로 자유로이 이루어진다. 또한 금속판(17)의 굴곡부(21)는 에폭시 성형 수지가 유입되는 방향으로 에폭시 성형 수지의 흐름을 균일하게 할 수 있다.The metal plate 17 may reduce the flow rate by giving resistance to the flow of the epoxy molding resin flowing into the lower cavity in the molding process. The inflow of the epoxy molding resin between the semiconductor chip 3 and the metal plate 17 can be freely made in the up, down, or horizontal directions through the through holes 19 of the metal plate 17. Further, the bent portion 21 of the metal plate 17 can make the flow of the epoxy molding resin uniform in the direction in which the epoxy molding resin flows.
제4도는 제2도의 LOC형 반도체 칩 패키지의 저면의 일부를 절개한 저면도이다. 제4도를 참조하면, 에폭시 성형 수지는 LOC형 반도체 칩 패키지의 패키지 몸체(15)를 구성하는 성형 공정에서 도면의 화살표 방향으로 유입되게 된다. 이때 금속판(17)과 반도체 칩(3)의 상·하간에도 에폭시 성형 수지가 유입될 수 있도록 사각형 형상의 관통 구멍(19)들이 금속판(17)의 중심을 기준으로 대칭을 이루도록 형성 되어 있다. 그리고 금속판(17)의 굴곡부(21)는 금속판(17)의 중심을 기준으로 2개의 굴곡부(21)가 대칭성을 이루어 형성되어 있다. 대칭성을 갖도록 형성된 관통 구멍(19)들과 굴곡부(21)들은 에폭시 성형 수지가 전체적으로 균형 있게 충전될 수 있도록 해준다. 여기서 에폭시 성형 수지의 흐름을 균일한 유도를 위해 형성된 일정한 형태의 굴곡은 제3도에서 볼 수 있듯이 직각 형태로 되어 있으나 모서리를 둥글게 한 형태로 변형 실시도 가능하다.FIG. 4 is a bottom view of a portion of the bottom of the LOC semiconductor chip package of FIG. Referring to FIG. 4, the epoxy molding resin is introduced in the direction of the arrow of the drawing in the molding process constituting the package body 15 of the LOC type semiconductor chip package. At this time, the rectangular through-holes 19 are formed to be symmetrical with respect to the center of the metal plate 17 so that the epoxy molding resin can also flow between the metal plate 17 and the semiconductor chip 3. In the curved portion 21 of the metal plate 17, two curved portions 21 are formed to be symmetrical with respect to the center of the metal plate 17. The through holes 19 and the bends 21 formed to be symmetrical allow the epoxy molding resin to be filled in a balanced manner overall. Here, the curvature of a certain shape formed to uniformly induce the flow of the epoxy molding resin is a rectangular shape as shown in FIG. 3, but may be modified to have a rounded corner.
본 발명에 따른 리드 프레임에 금속판이 부착된 LOC형 반도체 칩 패키지 구조 에 따르면 상·하 캐비티 내로의 에폭시 성형 수지의 충전 속도 차이를 감소시켜 불완전 충전 및 보이드 발생을 방지할 수 있으며, 성형후 상온으로 냉각시 각 재료간(리드 프레임, 반도체 칩, 에폭시 성형 수지, 폴리이미드 테이프 등)의 열팽창 계수 차이로 인해 발생하는 잔류 응력을 금속판이 1차적으로 완화시켜 줌으로써 패키지 크랙 및 패키지 휨 발생도 감소시킬 수 있는 이점(利點)이 있다.According to the LOC type semiconductor chip package structure having a metal plate attached to the lead frame according to the present invention, the filling rate difference of the epoxy molding resin into the upper and lower cavities can be reduced to prevent incomplete filling and voids, During cooling, the metal sheet primarily relieves residual stresses caused by the difference in coefficient of thermal expansion between each material (lead frame, semiconductor chip, epoxy molding resin, polyimide tape, etc.), thereby reducing package cracking and package warpage. There is an advantage.
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